TW201742074A

TW201742074A - 半導體記憶裝置

Info

Publication number: TW201742074A
Application number: TW105125360A
Authority: TW
Inventors: Hiroki Date
Original assignee: Toshiba Memory Corp
Priority date: 2016-05-31
Filing date: 2016-08-09
Publication date: 2017-12-01
Also published as: TWI618068B; CN107452422A; US9792996B1; JP2017216025A

Abstract

本發明之實施形態提供一種可加速字元線之充放電而高速地將字元線設定為所期望之電壓的半導體記憶裝置。實施形態之半導體記憶裝置具備連接於記憶胞之字元線WL、及對字元線WL施加電壓之驅動器114。驅動器114係於使具有第1電壓之字元線WL轉變為第2電壓之情形時，對字元線WL施加比上述第2電壓高出第3電壓之電壓或比上述第2電壓低第3電壓之電壓之任一者之第4電壓，上述第3電壓係根據上述第1電壓與上述第2電壓之電壓差而變化。

Description

半導體記憶裝置

實施形態係關於一種半導體記憶裝置。

作為半導體記憶裝置，已知有NAND(Not AND，反及)型快閃記憶體。

本發明之實施形態提供一種可加快字元線之充放電而高速地將字元線設定為所期望之電壓的半導體記憶裝置。實施形態之半導體記憶裝置具備連接於記憶胞之字元線、及對上述字元線施加電壓之驅動器，上述驅動器係於使具有第1電壓之上述字元線轉變為第2電壓之情形時，對上述字元線施加比上述第2電壓高出第3電壓之電壓或比上述第2電壓低第3電壓之電壓之任一者之第4電壓，上述第3電壓係根據上述第1電壓與上述第2電壓之電壓差而變化。

以下，參照圖式對實施形態進行說明。再者，於以下之說明中，對具有相同功能及構成之構成要素標註共通之參照符號。此處，作為半導體記憶裝置，列舉於半導體基板之上方積層記憶胞電晶體而成之三維積層型之NAND型快閃記憶體為例進行說明。 [第1實施形態] 以下，對本實施形態之半導體記憶裝置與包含該半導體記憶裝置之記憶系統進行說明。 1.記憶系統之構成首先，利用圖1對記憶系統之構成進行說明。如圖1所示，記憶系統10包括半導體記憶裝置、例如NAND型快閃記憶體100及控制器200。 NAND型快閃記憶體100包括複數個記憶胞，將資料非揮發地記憶。關於NAND型快閃記憶體100之構成，將於下文進行敍述。控制器200藉由NAND匯流排而連接於NAND型快閃記憶體100，並藉由主機匯流排而連接於外部之主機裝置300。控制器200控制NAND型快閃記憶體100，且響應自主機裝置300接收到之命令而對NAND型快閃記憶體100命令讀出、寫入及刪除等。 NAND匯流排進行按照NAND介面之信號之收發。作為該等信號，使用例如晶片賦能信號/CE、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號/WE、讀出賦能信號/RE及寫入保護信號/WP。晶片賦能信號/CE係用於使NAND型快閃記憶體100成為賦能之信號。指令鎖存賦能信號CLE及位址鎖存賦能信號ALE分別為向NAND型快閃記憶體100通知輸入信號為指令或位址信號的信號。寫入賦能信號/WE及讀出賦能信號/RE分別為對NAND型快閃記憶體100指示例如基於輸入輸出信號I/O1～I/O8之信號之輸入及輸出的信號。寫入保護信號/WP係用以於例如電源之接通斷開時將NAND型快閃記憶體100設為保護狀態之信號。就緒/忙碌信號RY/(/BY)係向控制器200通知NAND型快閃記憶體100為就緒狀態(受理來自控制器200之命令之狀態)還是忙碌狀態(不受理來自控制器200之命令之狀態)的信號。例如，就緒/忙碌信號RY/(/BY)係於NAND型快閃記憶體100為資料之讀出等動作中設為“L”位準(忙碌狀態)，當該等動作完成時設為“H”位準(就緒狀態)。輸入輸出信號I/O為例如8位元之信號。輸入輸出信號I/O係於NAND型快閃記憶體100與控制器200之間收發之資料，為指令、位址、寫入資料、讀出資料及NAND型快閃記憶體100之狀態資訊等。 2.半導體記憶裝置之整體構成利用圖2，對本實施形態之NAND型快閃記憶體100之整體構成進行說明。如圖所示，NAND型快閃記憶體100包括記憶體部110及周邊電路120。記憶體部110具備記憶胞陣列111、列解碼器112、讀出放大器113及驅動器114。記憶胞陣列111具備複數個非揮發性記憶胞電晶體之集合即複數個區塊BLK0、BLK1、…。以下，記作區塊BLK之情形時，表示區塊BLK0、BLK1、…之各者。區塊BLK為例如資料之刪除單位，同一區塊BLK內之資料被一次性刪除。再者，記憶胞陣列111內之區塊數為任意。區塊BLK包含複數個串單元SU0、SU1、SU2、SU3、…。各串單元包含複數個NAND串116。關於區塊BLK內之構成，將於下文進行敍述。列解碼器112係於例如資料之寫入及讀出時，將區塊BLK之位址或頁面之位址解碼，選擇與成為寫入及讀出之對象之頁面對應之字元線。又，列解碼器112對選擇字元線WL、非選擇字元線WL、選擇閘極線SGD及SGS傳輸恰當之電壓。讀出放大器113係於資料之讀出時，將自記憶胞電晶體MT讀出至位元線BL之資料讀出(sense)並放大。又，於資料之寫入時，將寫入資料傳輸至記憶胞電晶體MT。相對於記憶胞陣列111之資料之寫入及讀出係以頁面為單位進行。驅動器114將資料之寫入、讀出及刪除所需之電壓輸出至列解碼器112、讀出放大器113及源極線SL。列解碼器112及讀出放大器113將自驅動器114供給之電壓傳輸至記憶胞電晶體MT。周邊電路120包括定序器121、邏輯電路122、暫存器123及電壓產生電路124。定序器121控制NAND型快閃記憶體100整體之動作。邏輯電路122記憶控制NAND型快閃記憶體100之動作所需之各種資訊。例如，於邏輯電路122記憶有下述輔助電壓及輔助期間。關於輔助電壓及輔助期間，將於下文詳細進行敍述。暫存器123保持各種信號。例如，保持資料之寫入或刪除動作之狀態，藉此，向外部之控制器200通知動作是否已正常完成。或者，暫存器123亦能夠保持自控制器200接收到之指令或位址等，且保持邏輯電路122中記憶之寫入及讀出所需之資訊或各種表格。電壓產生電路124產生資料之寫入、讀出及刪除所需之電壓，並向列解碼器112、讀出放大器113及驅動器114等供給所需電壓。 2.1記憶胞陣列之構成接下來，對NAND型快閃記憶體100所具備之記憶胞陣列111之構成進行詳細敍述。 2.1.1記憶胞陣列之電路於圖3中表示記憶胞陣列111內之區塊BLK(區塊BLK0、BLK1、…之各者)之電路圖。如圖3所示，區塊BLK包含例如4個串單元SU0、SU1、SU2、SU3。進而，各串單元包含複數個NAND串116。再者，1個區塊BLK內之串單元SU之數量或1個串單元SU內之NAND串116之數量為任意。以下，記作串單元SU之情形時，表示複數個串單元SU0～SU3之各者。 NAND串116之各者包含例如8個記憶胞電晶體MT0、MT1、…、MT7及選擇電晶體ST1、ST2。再者，亦可於記憶胞電晶體MT0與選擇電晶體ST2之間以及記憶胞電晶體MT7與選擇電晶體ST1之間設置虛設電晶體。以下，記作記憶胞電晶體MT之情形時，表示記憶胞電晶體MT0～MT7之各者，記作選擇電晶體ST之情形時，表示選擇電晶體ST1、ST2之各者。記憶胞電晶體MT具備包含控制閘極與電荷儲存層之積層閘極，將資料非揮發地保持。再者，記憶胞電晶體MT可為對電荷儲存層使用絕緣膜之MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金屬-氧化物-氮化物-氧化物-矽)型，亦可為對電荷儲存層使用導電膜之FG(Floating Gate，浮閘)型。於本實施形態中，表示記憶胞電晶體MT為MONOS型之例。進而，記憶胞電晶體MT之個數並不限定於8個，亦可為16個或32個、64個、128個等，其數量不受限定。進而，選擇電晶體ST1及ST2之個數為任意。記憶胞電晶體MT0～MT7之源極或汲極串聯連接於選擇電晶體ST1、ST2間。該串聯連接之一端側之記憶胞電晶體MT7之汲極連接於選擇電晶體ST1之源極，另一端側之記憶胞電晶體MT0之源極連接於選擇電晶體ST2之汲極。串單元SU0～SU3之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0、SGD1、SGD2、SGD3。以下，記作選擇閘極線SGD之情形時，表示選擇閘極線SGD0～SGD3之各者。位於同一串單元SU內之選擇電晶體ST1之閘極共通連接於同一選擇閘極線SGD。另一方面，選擇電晶體ST2之閘極於複數個串單元間共通連接於同一選擇閘極線SGS。又，位於同一區塊內之記憶胞電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7。即，字元線WL0～WL7及選擇閘極線SGS於同一區塊BLK內之複數個串單元SU間共通連接，與此相對，選擇閘極線SGD即便於同一區塊亦針對每一串單元SU而獨立。又，於記憶胞陣列111內呈矩陣狀配置之NAND串116中位於同一列之NAND串116之選擇電晶體ST1之汲極共通連接於位元線BL0、BL1、…、BL(n－1)之任一條。再者，n為1以上之自然數。以下，記作位元線BL之情形時，表示位元線BL0～BL(n－1)之各者。即，位元線BL於複數個串單元SU間共通連接於NAND串116。又，選擇電晶體ST2之源極共通連接於源極線SL。即，源極線SL於例如複數個串單元SU間共通連接於NAND串116。資料之讀出及寫入係對任一區塊BLK之任一串單元SU內之共通連接於任一字元線WL之複數個記憶胞電晶體MT一次性進行。將該單位稱為「頁面」。又，資料之刪除範圍並不限定於1個區塊BLK，可將複數個區塊一次性刪除，亦可將1個區塊BLK內之一部分區域一次性刪除。關於資料之刪除，例如記載於題為“非揮發性半導體記憶裝置”之於2010年1月27日提出申請之美國專利申請案12/694,690號中。又，記載於題為“非揮發性半導體記憶裝置”之於2011年9月18日提出申請之美國專利申請案13/235,389號中。該等專利申請案之全部內容藉由參照而引用於本案說明書中。 2.1.2記憶胞陣列之構造利用圖4，對本實施形態中之記憶胞陣列111之一部分區域之剖面構造進行說明。如圖所示，於p型井區域10上設置有複數個NAND串116。即，於井區域10上，於D3方向設置有作為選擇閘極線SGS發揮功能之複數個配線層11、作為字元線WL發揮功能之複數個配線層12以及作為選擇閘極線SGD發揮功能之複數個配線層13。形成有貫通該等配線層11、12及13並到達至井區域10之記憶孔14。於記憶孔14之側面，依次設置有閘極絕緣膜15、電荷儲存層(例如絕緣膜)16及阻擋絕緣膜17。進而，於記憶孔14內埋入有半導體層(或導電層)14A。半導體層14A作為NAND串116之電流路徑發揮功能，且為供記憶胞電晶體MT以及選擇電晶體ST之動作時形成通道之區域。於各NAND串116中，設置有複數層(本例中為4層)之配線層11共通地電性連接，並連接於同一選擇閘極線SGS。即，該4層配線層11實質上作為1個選擇電晶體ST2之閘極電極發揮功能。上述內容關於選擇電晶體ST1(4層選擇閘極SGD)亦相同。根據以上構成，於各NAND串116中，於井區域10上依次積層有選擇電晶體ST2、複數個記憶胞電晶體MT及選擇電晶體ST1。於半導體層14A之上端設置有作為位元線BL發揮功能之配線層18。位元線BL沿D1方向延伸，且連接於讀出放大器113。進而，於井區域10之表面內設置有n⁺ 型雜質擴散層19及p⁺ 型雜質擴散層22。於擴散層19上設置有接觸插塞20，於接觸插塞20上設置有作為源極線SL發揮功能之配線層21。源極線SL沿D2方向延伸。又，於擴散層22上設置有接觸插塞23，於接觸插塞23上設置有作為井配線CPWELL發揮功能之配線層24。配線層21及24形成於較配線層13(選擇閘極線SGD)更靠上層且較配線層18更靠下層的層。以上所記述之構成沿記載有圖4之紙面之深度方向(D2方向)排列有複數個，由在深度方向排列之複數個NAND串116之集合形成串單元SU。又，同一區塊內包含之複數個作為選擇閘極線SGS發揮功能之配線層11相互共通連接。即，於相鄰之NAND串116間之井區域10上亦形成閘極絕緣膜15，與擴散層19相鄰之配線層11及閘極絕緣膜15形成至擴散層19之附近。因此，選擇電晶體ST2設為接通狀態時，形成於選擇電晶體ST2之通道將記憶胞電晶體MT0與擴散層19電性連接。又，藉由對配線層(CPWELL)24施加電壓，可對半導體層14A賦予電位。再者，於圖4中，省略了設置於p型井區域10與配線層18間之層間絕緣膜。再者，記憶胞陣列111之構成亦可為其他構成。關於三維積層型之非揮發性半導體記憶體之記憶胞陣列之構成，例如記載於題為“三維積層非揮發性半導體記憶體”之於2009年3月19日提出申請之美國專利申請案12/407,403號中。又，記載於題為“三維積層非揮發性半導體記憶體”之於2009年3月18日提出申請之美國專利申請案12/406,524號、題為“非揮發性半導體記憶裝置”之於2011年9月22日提出申請之美國專利申請案13/816,799號、題為“半導體記憶體及其製造方法”之於2009年3月23日提出申請之美國專利申請案12/532,030號中。該等專利申請案之全部內容藉由參照而引用於本案說明書中。 2.1.2.1記憶胞電晶體之閾值分佈圖5表示本實施形態中之記憶胞電晶體MT能夠獲取之資料及閾值分佈。如圖所示，各記憶胞電晶體MT根據其閾值而能夠保持例如2位元之資料。該2位元之資料按照閾值由低到高之順序為例如“11”、“01”、“00”、“10”。保持“11”資料之記憶胞之閾值為“Er”位準。Er位準係電荷儲存層內之電荷被奪去而資料被刪除之狀態下之閾值，為正值或負值(例如未達電壓VA)。 “01”、“00”及“10”係向電荷儲存層內注入電荷而寫入資料之狀態之閾值。保持“01”資料之記憶胞之閾值為“A”位準，且高於Er位準(例如為電壓VA以上且未達VB，VA＜VB)。保持“00”資料之記憶胞之閾值為“B”位準，且高於A位準(例如為電壓VB以上且未達VC，VB＜VC)。保持“10”資料之記憶胞之閾值為“C”位準，且高於B位準(例如為電壓VC以上)。再者，2位元資料與閾值之關係並不限定於該關係，可對兩者之關係進行適當選擇。將各記憶胞電晶體MT所保持之2位元資料自低階位元起分別稱為lower(低階)位元及upper(高階)位元。而且，將連接於同一字元線之記憶胞電晶體所保持之lower位元之集合稱為lower頁面，將upper位元之集合稱為upper頁面。資料之寫入及讀出亦可以該頁面為單位進行(將該寫入方法及讀出方法分別稱為逐頁寫入及逐頁讀出)。又，圖6表示本實施形態中之其他記憶胞電晶體MT能夠獲取之資料及閾值分佈。如圖所示，各記憶胞電晶體MT根據其閾值而能夠保持例如3位元資料。該3位元資料按照閾值由低到高之順序為例如“111”、“110”、“100”、“000”、“010”、“011”、“001”、“101”。保持該等資料之記憶胞之閾值按照由低到高之順序為例如“Er”位準(例如，未達電壓VA)、“A”位準(例如為電壓VA以上且未達VB，VA＜VB)、“B”位準(例如為電壓VB以上且未達VC，VB＜VC)、“C”位準(例如為電壓VC以上且未達VD，VC＜VD)、“D”位準(例如為電壓VD以上且未達VE，VD＜VE)、“E”位準(例如為電壓VE以上且未達VF，VE＜VF)、“F”位準(例如為電壓VF以上且未達VG，VF＜VG)、“G”位準(例如為電壓VG以上)。再者，3位元資料與閾值之關係並不限定於該關係，可對兩者之關係進行適當選擇。將各記憶胞電晶體MT所保持之3位元資料自低階位元起分別稱為lower位元、middle(中間)位元及upper位元。而且，將連接於同一字元線之記憶胞所保持之lower位元之集合稱為lower頁面，將middle位元之集合稱為middle頁面，將upper位元之集合稱為upper頁面。資料之寫入及讀出亦可以該頁面為單位進行(將該寫入方法及讀出方法分別稱為逐頁寫入及逐頁讀出)。 1.2電壓產生電路及驅動器利用圖7，對本實施形態所具備之驅動器114進行說明。如圖所示，電壓產生電路124將讀取動作或編程、編程驗證動作中對字元線WL施加之電壓、例如電壓VPGM、電壓VCGRV、電壓VPASS及電壓VREAD供給至驅動器114。驅動器114包含將電壓VPGM、電壓VCGRV、電壓VPASS及電壓VREAD傳輸至特定之字元線WL之MOS(Metal Oxide Semiconductor，金氧半導體)電晶體。若定序器121將信號G_PGM之電壓位準設為“H”，則驅動器114經由列解碼器112對選擇字元線WL供給電壓VPGM。同樣地，若定序器121將信號G_CGRV之電壓位準分別設為“H”，則驅動器114經由列解碼器112對選擇字元線WL供給電壓VCGRV。若定序器121將信號G_USEL1及信號G_USEL2之電壓位準分別設為“H”，則驅動器114經由列解碼器112對字元線WL分別供給電壓VPASS及電壓VREAD。電壓VCGRV例如於讀取動作時設為電壓VA～VG，於編程驗證動作時設為電壓VfyA～VfyG。 2.半導體記憶裝置之動作對在NAND型快閃記憶體100中之讀取動作或編程驗證動作中，當字元線WL之電壓轉變之情形時，使字元線電壓高速地轉變的動作進行說明。使字元線電壓轉變係指對字元線進行充電或放電而使字元線之電壓變化。將即將使電壓轉變之前之字元線WL之電壓(以下記作轉變前電壓或充電前電壓、放電前電壓)設為V1，將轉變目標之字元線WL之電壓(以下，記作目標電壓)設為V2。於以下之說明中，將位於自驅動器114(或列解碼器112)至字元線WL之電流路徑長度較短之區域之字元線WL之區域部分(以下為字元線區域WLne)之電壓以Vne表示，將位於自驅動器114至字元線WL之電流路徑長度較長之區域之字元線WL之區域部分(以下為字元線區域WLfa)之電壓以Vfa表示。又，將自驅動器114對字元線WL施加之施加電壓以Vdr表示。關於自驅動器114至字元線WL之電流路徑長度，將於下述之「第1實施形態之效果」之項中進行詳細說明。 2.1字元線電壓之轉變動作(輔助電壓可變) 分為字元線WL之目標電壓V2高於字元線WL之轉變前電壓V1之情形及低於字元線WL之轉變前電壓V1之情形，進而，分為轉變前電壓V1與目標電壓V2之差較大時及較小時而進行說明。 2.1.1目標電壓V2高於轉變前電壓V1之情形對將字元線WL之轉變前電壓V1充電為高於電壓V1之目標電壓V2之動作進行敍述。 2.1.1.1充電前電壓V1與目標電壓V2之差較大時於圖8(a)中表示字元線WL之充電前電壓V1與目標電壓V2之電壓差較大之情形時之施加電壓Vdr、及根據施加電壓Vdr而變化之電壓Vne、Vfa。再者，圖8(a)之後之圖中之時刻t1、t2、t3、t4、t5之各者並非表示相同時刻，而表示各圖中之任意時刻。如圖8(a)所示，驅動器114自時刻t1至t2對字元線WL施加電壓V3A作為施加電壓Vdr。電壓V3A係對目標電壓V2加上輔助電壓VASA所得之電壓。具體而言，邏輯電路122記憶有表示與充電前電壓V1和目標電壓V2之電壓差對應之輔助電壓VASA(或電壓V3A)的資訊(以下為第1電壓資訊)。定序器121使暫存器123暫時保持第1電壓資訊。定序器121基於第1電壓資訊控制電壓產生電路124及驅動器114。而且，電壓產生電路124及驅動器114基於定序器121之控制，對字元線WL施加電壓V3A。即，定序器121藉由驅動器114對字元線WL施加比目標電壓V2高出相當於與充電前電壓V1和目標電壓V2之電壓差對應之輔助電壓VASA的電壓V3A。例如，定序器121對字元線WL施加比目標電壓V2高出充電前電壓V1與目標電壓V2之電壓差之1/2或1/4、1/8之電壓的電壓。藉此，字元線WL中之字元線區域WLne之電壓Vne自電壓V1(時刻t1)上升至電壓V3A(時刻t2)。繼而，驅動器114於經過時刻t2後，對字元線WL施加目標電壓V2作為施加電壓Vdr。藉此，電壓Vne自電壓V3A降低並於時刻t3達到目標電壓V2。另一方面，字元線WL中之字元線區域WLfa之電壓Vfa不同於電壓Vne而自電壓V1(時刻t1)緩慢上升至電壓V2(時刻t4)。電壓Vfa於時刻t2及t3低於電壓V2，於時刻t4達到電壓V2。於圖8(a)中，作為比較例，將於時刻t1－t2未對字元線WL施加電壓V3A而自時刻t1至t5施加目標電壓V2之情形時的字元線區域WLfa之電壓以Vco表示。電壓Vco與電壓Vfa相比更緩慢地自電壓V1(時刻t1)上升至電壓V2(時刻t5)。電壓Vfa與電壓Vco相比，電壓上升較快，而以較電壓Vco達到目標電壓V2之時間(時刻t1－t5)短之時間(時刻t1－t4)達到電壓V2。根據以上情況，字元線WL之電壓Vne及Vfa於時刻t4設定為目標電壓V2。於圖8(a)所示之例中，於時刻t1－t2，將對目標電壓V2加上輔助電壓VASA所得之電壓V3A施加給字元線WL。輔助電壓VASA係根據充電前電壓V1與目標電壓V2之電壓差，藉由定序器121而設定。藉由對字元線WL施加電壓V3A，而電壓Vfa之上升變得較電壓Vco快。藉此，字元線WL之電壓Vne及電壓Vfa快速地設定為目標電壓V2。 2.1.1.2充電前電壓V1與目標電壓V2之差較小時於圖8(b)中表示字元線WL之充電前電壓V1與目標電壓V2之電壓差較小之情形時之施加電壓Vdr、及根據施加電壓Vdr變化之電壓Vne、Vfa。如圖8(b)所示，驅動器114自時刻t1至t2對字元線WL施加電壓V3B作為施加電壓Vdr。電壓V3B係對目標電壓V2加上輔助電壓VASB所得之電壓。輔助電壓VASB小於輔助電壓VASA。施加電壓V3B之期間(時刻t1－t2)可與圖8(a)中施加電壓V3A之期間相同，又，亦可不同。具體而言，邏輯電路122記憶有表示與充電前電壓V1和目標電壓V2之電壓差對應之輔助電壓VASB(或電壓V3B)的資訊(以下為第2電壓資訊)。定序器121使暫存器123暫時保持第2電壓資訊。定序器121基於第2電壓資訊控制電壓產生電路124及驅動器114。而且，電壓產生電路124及驅動器114基於定序器121之控制對字元線WL施加電壓V3B。即，定序器121藉由驅動器114對字元線WL施加比目標電壓V2高相當於與充電前電壓V1和目標電壓V2之電壓差對應之輔助電壓VASB的電壓V3B。例如，定序器121對字元線WL施加比目標電壓V2高充電前電壓V1與目標電壓V2之電壓差之1/2或1/4、1/8之電壓的電壓。藉此，字元線WL中之字元線區域WLne之電壓Vne自電壓V1(時刻t1)上升至電壓V3B(時刻t2)。繼而，驅動器114於經過時刻t2後，對字元線WL施加目標電壓V2作為施加電壓Vdr。藉此，電壓Vne自電壓V3B降低並於時刻t3達到目標電壓V2。另一方面，字元線WL中之字元線區域WLfa之電壓Vfa不同於電壓Vne而自電壓V1(時刻t1)緩慢上升至電壓V2(時刻t4)。作為比較例，於圖8(b)中，將於時刻t1－t2未對字元線WL施加電壓V3B而自時刻t1至t5施加目標電壓V2之情形時的字元線區域WLfa之電壓以Vco表示。電壓Vco與電壓Vfa相比更緩慢地自電壓V1(時刻t1)上升至電壓V2(時刻t5)。電壓Vfa與電壓Vco相比，電壓上升較快，而以較電壓Vco達到目標電壓V2之時間(時刻t1－t5)短之時間(時刻t1－t4)達到電壓V2。根據以上情況，字元線WL之電壓Vne及Vfa於時刻t4設定為目標電壓V2。於圖8(b)所示之例中，於時刻t1－t2，將對目標電壓V2加上輔助電壓VASB所得之電壓V3B施加給字元線WL。輔助電壓VASB根據充電前電壓V1與目標電壓V2之電壓差，藉由定序器121設定為較輔助電壓VASA小之電壓。藉由對字元線WL施加電壓V3B，而電壓Vfa之上升變得較電壓Vco快。藉此，字元線WL之電壓Vne及電壓Vfa快速地設定為目標電壓V2。 2.1.2目標電壓V2低於轉變前電壓V1之情形對將字元線WL之轉變前電壓V1放電為低於電壓V1之目標電壓V2的動作進行敍述。省略與上述之目標電壓V2高於轉變前電壓V1之情形時之動作相同之動作。 2.1.2.1放電前電壓V1與目標電壓V2之差較大時於圖9(a)中，表示字元線WL之放電前電壓V1與目標電壓V2之電壓差較大之情形時之施加電壓Vdr、及根據施加電壓Vdr變化之電壓Vne、Vfa。如圖9(a)所示，驅動器114自時刻t1至t2對字元線WL施加電壓V3C作為施加電壓Vdr。電壓V3C係比目標電壓V2低相當於輔助電壓VASC之電壓。具體而言，邏輯電路122記憶有表示與放電前電壓V1和目標電壓V2之電壓差對應之輔助電壓VASC(或電壓V3C)的資訊(以下為第3電壓資訊)。定序器121基於第3電壓資訊控制電壓產生電路124及驅動器114。而且，電壓產生電路124及驅動器114基於定序器121之控制對字元線WL施加電壓V3C。即，定序器121藉由驅動器114對字元線WL施加比目標電壓V2低相當於與充電前電壓V1和目標電壓V2之電壓差對應之輔助電壓VASC的電壓V3C。例如，定序器121對字元線WL施加比目標電壓V2低放電前電壓V1與目標電壓V2之電壓差之1/2或1/4、1/8之電壓的電壓。藉此，字元線WL中之字元線區域WLne之電壓Vne自電壓V1(時刻t1)降低至電壓V3C(時刻t2)。繼而，驅動器114於經過時刻t2後，對字元線WL施加目標電壓V2作為施加電壓Vdr。藉此，電壓Vne自電壓V3C上升並於時刻t3達到目標電壓V2。另一方面，字元線WL中之字元線區域WLfa之電壓Vfa不同於電壓Vne而自電壓V1(時刻t1)緩慢降低至電壓V2(時刻t4)。電壓Vfa於時刻t2及t3高於電壓V2，並於時刻t4達到電壓V2。於圖9(a)中，作為比較例，將於時刻t1－t2未對字元線WL施加電壓V3C而自時刻t1至t5施加目標電壓V2之情形時的字元線區域WLfa之電壓以Vco表示。電壓Vco與電壓Vfa相比更緩慢地自電壓V1(時刻t1)降低至電壓V2(時刻t5)。電壓Vfa與電壓Vco相比，電壓降低較快，而以較電壓Vco達到目標電壓V2之時間(時刻t1－t5)短之時間(時刻t1－t4)達到電壓V2。根據以上情況，字元線WL之電壓Vne及Vfa於時刻t4設定為目標電壓V2。於圖9(a)所示之例中，於時刻t1－t2，對字元線WL施加比目標電壓V2低相當於輔助電壓VASC之電壓V3C。輔助電壓VASC根據放電前電壓V1與目標電壓V2之電壓差，藉由定序器121而設定。藉由對字元線WL施加電壓V3C，而電壓Vfa之下降變得較電壓Vco快。藉此，字元線WL之電壓Vne及電壓Vfa快速地設定為目標電壓V2。 2.1.2.2放電前電壓V1與目標電壓V2之差較小時於圖9(b)中，表示字元線WL之放電前電壓V1與目標電壓V2之電壓差較小之情形時之施加電壓Vdr、及根據施加電壓Vdr變化之電壓Vne、Vfa。如圖9(b)所示，驅動器114自時刻t1至t2對字元線WL施加電壓V3D作為施加電壓Vdr。電壓V3D係比目標電壓V2低相當於輔助電壓VASD之電壓。輔助電壓VASD小於輔助電壓VASC。施加電壓V3D之期間(時刻t1－t2)可與圖9(a)中施加電壓V3C之期間相同，又，亦可不同。具體而言，邏輯電路122記憶有表示與放電前電壓V1和目標電壓V2之電壓差對應之輔助電壓VASD(或電壓V3D)的資訊(以下為第4電壓資訊)。定序器121基於第4電壓資訊控制電壓產生電路124及驅動器114。而且，電壓產生電路124及驅動器114基於定序器121之控制對字元線WL施加電壓V3D。即，定序器121藉由驅動器114對字元線WL施加比目標電壓V2低相當於與充電前電壓V1和目標電壓V2之電壓差對應之輔助電壓VASD的電壓V3D。例如，定序器121對字元線WL施加比目標電壓V2低放電前電壓V1與目標電壓V2之電壓差之1/2或1/4、1/8之電壓的電壓。藉此，字元線WL中之字元線區域WLne之電壓Vne自電壓V1(時刻t1)降低至電壓V3D(時刻t2)。繼而，驅動器114於經過時刻t2後，對字元線WL施加目標電壓V2作為施加電壓Vdr。藉此，字元線區域WLne之電壓Vne自電壓V3D上升並於時刻t3達到目標電壓V2。另一方面，字元線WL中之字元線區域WLfa之電壓Vfa不同於電壓Vne而自電壓V1(時刻t1)緩慢降低至電壓V2(時刻t4)。電壓Vfa於時刻t2及t3高於電壓V2，並於時刻t4達到電壓V2。於圖9(b)中，作為比較例，將於時刻t1－t2未對字元線WL施加電壓V3D而自時刻t1至t5施加目標電壓V2之情形時的字元線區域WLfa之電壓以Vco表示。電壓Vfa與電壓Vco相比，電壓降低較快，而以較電壓Vco達到目標電壓V2之時間(時刻t1－t5)短之時間(時刻t1－t4)達到電壓V2。根據以上情況，字元線WL之電壓Vne及Vfa於時刻t4設定為目標電壓V2。於圖9(b)所示之例中，於時刻t1－t2，對字元線WL施加比目標電壓V2低相當於輔助電壓VASD之電壓V3D。輔助電壓VASD係根據放電前電壓V1與目標電壓V2之電壓差，藉由定序器121設定為較輔助電壓VASC小之電壓。藉由對字元線WL施加電壓V3D，而電壓Vfa之下降變得較電壓Vco快。藉此，字元線WL之電壓Vne及電壓Vfa快速地設定為目標電壓V2。再者，於上述實施形態中，於時刻t2字元線WL分別具有之電壓V3A、V3B係於時刻t1－t2成為最大值之最高電壓。電壓V3C、V3D係於時刻t1－t2成為最小值之最低電壓。又，於時刻3之後，字元線所具有之目標電壓V2有時亦可能會視情形稍微產生振動。於該情形時，目標電壓V2可為產生振動之電壓之平均值，或者，亦可為產生振動之電壓之最大電壓或最小電壓。又，對字元線WL分別施加電壓V3A、V3B、V3C、V3D之期間為任意。 2.2圖5之記憶胞電晶體之讀取動作及編程驗證動作 2.2.1讀取動作圖5所示之記憶胞電晶體MT能夠保持2位元資料。作為該等記憶胞電晶體MT之字元線WL中之電壓轉變之一例，對在逐頁讀出(lower頁面讀出與upper頁面讀出)時對字元線WL充電之動作進行敍述。於圖10－圖15之時序圖中表示字元線區域WLne之電壓Vne。又，圖10之後之圖中之各時刻T1－T8並非表示相同時刻，而表示各圖中之任意時刻。如圖10所示，於upper頁面讀出時，例如字元線WL設定為電壓VA而進行讀出，繼而，設定為電壓VC而進行讀出。首先，驅動器114於時刻T1至時刻T2之期間對充電前電壓(例如0 V)之選擇字元線WL施加電壓VAa。電壓VAa係對目標電壓VA加上輔助電壓VAS1a所得之電壓。即，與圖8(a)、(b)中所說明之動作同樣地，定序器121藉由驅動器114對字元線WL施加比目標電壓VA高相當於與充電前電壓和目標電壓VA之電壓差對應之輔助電壓VAS1a的電壓VAa。字元線WL之電壓自0 V(時刻T1)上升至電壓VAa(時刻T2)。於經過時刻T2後，驅動器114對字元線WL施加目標電壓VA。藉此，字元線WL之電壓收斂為目標電壓VA。其後，以電壓VA進行讀出。繼而，驅動器114於時刻T3至時刻T4之期間，對已充電為電壓VA之選擇字元線WL施加電壓VCa。電壓VCa係對目標電壓VC加上輔助電壓VAS2a所得之電壓。即，與圖8(a)、(b)中所說明之動作同樣地，定序器121藉由驅動器114對字元線WL施加比目標電壓VC高相當於與電壓VA(充電前電壓)和目標電壓VC之電壓差對應之輔助電壓VAS2a的電壓VCa。藉此，字元線WL之電壓自VA(時刻T3)上升至電壓VCa(時刻T4)。於經過時刻T4後，驅動器114對字元線WL施加目標電壓VC。藉此，字元線WL之電壓收斂為目標電壓VC。其後，以電壓VC進行讀出。又，如圖10所示，於lower頁面讀出時，例如字元線WL設定為電壓VB而進行讀出。驅動器114於時刻T6至時刻T7之期間對充電前電壓(例如0 V)之選擇字元線WL施加電壓VBa。電壓VBa係對目標電壓VB加上輔助電壓VAS3a所得之電壓。即，與圖8(a)、(b)中所說明之動作同樣地，定序器121藉由驅動器114對字元線WL施加比目標電壓VB高相當於與充電前電壓和目標電壓VB之電壓差對應之輔助電壓VAS3a的電壓VBa。藉此，字元線WL之電壓自0 V(時刻T6)上升至電壓VBa(時刻T7)。於經過時刻T7後，驅動器114對字元線WL施加目標電壓VB。藉此，字元線WL之電壓收斂為目標電壓VB。其後，以電壓VB進行讀出。再者，於上述實施形態及之後之實施形態中，字元線WL所具有之目標電壓有時亦可能會視情形稍微產生振動。於該情形時，目標電壓可為產生振動之電壓之平均值，或者，亦可為產生振動之電壓之最大電壓或最低電壓。又，對字元線WL分別施加對目標電壓加上輔助電壓所得之電壓之期間為任意。 2.2.2編程驗證動作於寫入時，反覆執行編程與編程驗證，對記憶胞進行A位準～C位準之寫入。此處，對在編程後之基於電壓VfyA、電壓VfyB、電壓VfyC之編程驗證時對字元線WL充電的動作進行敍述。如圖11所示，字元線WL設定為電壓VPGM而進行編程後，例如字元線WL依次設定為電壓VfyA、電壓VfyB、電壓VfyC而進行編程驗證。首先，驅動器114於時刻T1至時刻T2之期間對充電前電壓(例如0 V)之選擇字元線WL施加電壓VfyAa。電壓VfyAa係對目標電壓VfyA加上輔助電壓VAS4a所得之電壓。即，與圖8(a)、(b)中所說明之動作同樣地，定序器121藉由驅動器114對字元線WL施加比目標電壓VfyA高相當於與充電前電壓和目標電壓VfyA之電壓差對應之輔助電壓VAS4a的電壓VfyAa。藉此，字元線WL之電壓自0 V(時刻T1)上升至電壓VfyAa(時刻T2)。於經過時刻T2後，驅動器114對字元線WL施加目標電壓VfyA。藉此，字元線WL之電壓收斂為目標電壓VfyA。其後，以電壓VfyA進行編程驗證。繼而，驅動器114於時刻T3至時刻T4之期間，對已充電為電壓VfyA之選擇字元線WL施加電壓VfyBa。電壓VfyBa係對目標電壓VfyB加上輔助電壓VAS5a所得之電壓。即，與圖8(a)、(b)中所說明之動作同樣地，定序器121藉由驅動器114對字元線WL施加比目標電壓VfyB高相當於與電壓VfyA(充電前電壓)和目標電壓VfyB之電壓差對應之輔助電壓VAS5a的電壓VfyBa。藉此，字元線WL之電壓自VfyA(時刻T3)上升至電壓VfyBa(時刻T4)。於經過時刻T4後，驅動器114對字元線WL施加目標電壓VfyB。藉此，字元線WL之電壓收斂為目標電壓VfyB。其後，以電壓VfyB進行編程驗證。繼而，驅動器114於時刻T5至時刻T6之期間，對已充電為電壓VfyB之選擇字元線WL施加電壓VfyCa。電壓VfyCa係對目標電壓VfyC加上輔助電壓VAS6a所得之電壓。即，與圖8(a)、(b)中所說明之動作同樣地，定序器121藉由驅動器114對字元線WL施加比目標電壓VfyC高相當於與電壓VfyB(充電前電壓)和目標電壓VfyC之電壓差對應之輔助電壓VAS6a的電壓VfyCa。字元線WL之電壓自VfyB(時刻T5)上升至電壓VfyCa(時刻T6)。於經過時刻T6後，驅動器114對字元線WL施加目標電壓VfyC。藉此，字元線WL之電壓收斂為目標電壓VfyC。其後，以電壓VfyC進行編程驗證。 2.3圖6之記憶胞電晶體之讀取動作及編程驗證動作 2.3.1讀取動作圖6所示之記憶胞電晶體MT能夠保持3位元資料。作為該等記憶胞電晶體MT之字元線WL中之電壓轉變之一例，將於逐頁讀出(lower頁面讀出、middle頁面讀出、upper頁面讀出)時對字元線WL充電之動作表示於圖12－圖14中。 2.3.1.1 lower頁面讀出如圖12所示，於lower頁面讀出時，例如字元線WL設定為電壓VA而進行讀出，繼而，設定為電壓VE而進行讀出。圖12所示之動作係於圖10所示之讀取動作中，充電前電壓與目標電壓之一部分不同，但將充電前電壓充電為目標電壓之實質性動作相同，因此，省略記載。 2.3.1.2 middle頁面讀出如圖13所示，於middle頁面讀出時，例如字元線WL設定為電壓VB而進行讀出，繼而，設定為電壓VD而進行讀出，進而，設定為電壓VF而進行讀出。圖13所示之動作係於圖10所示之讀取動作中，充電前電壓與目標電壓不同，但將充電前電壓充電為目標電壓之實質性動作相同，因此，省略記載。 2.3.1.3 upper頁面讀出如圖14所示，於upper頁面讀出時，例如，字元線WL設定為電壓VC而進行讀出，繼而，設定為電壓VG而進行讀出。圖14所示之動作係於圖10所示之讀取動作中，充電前電壓與目標電壓不同，但將充電前電壓充電為目標電壓之實質性動作相同，因此，省略記載。 2.3.2編程驗證動作於寫入時，反覆執行編程與編程驗證，對記憶胞進行A位準～G位準之寫入。此處，將於編程後之基於電壓VfyA、電壓VfyB、電壓VfyC之編程驗證時對字元線WL充電之動作表示於圖15中。如圖15所示，字元線WL設定為電壓VPGM而進行編程後，例如字元線WL依次設定為電壓VfyA、電壓VfyB、電壓VfyC而進行編程驗證。圖15所示之動作係於圖11所示之編程驗證動作中，將充電前電壓充電為目標電壓之實質性動作相同，因此，省略記載。 3.第1實施形態之效果根據第1實施形態之半導體記憶裝置，可加快字元線WL之充放電而高速地將字元線設定為目標電壓。進而，藉由可快速地將字元線設定為目標電壓，而可實現讀取動作及編程驗證動作之快速化。以下，對本實施形態之效果進行詳細敍述。於讀取動作及編程驗證動作中，進行將字元線WL充放電而將字元線電壓設定為所期望之電壓(目標電壓)的動作。於圖16中表示於記憶胞陣列111之單側配置有驅動器114(或列解碼器112)之情形時之字元線WL之構成。於圖16所示之構成中，自配置於單側之驅動器114經由接觸插塞CP1對字元線WL施加電壓。字元線WL中存在位於自驅動器114(或接觸插塞CP1)起之電流路徑長度較短之區域之字元線區域WLne、以及位於自驅動器114起之電流路徑長度較長之區域之字元線區域WLfa。因此，與自驅動器114至字元線區域WLne、WLfa之電流路徑長度相應地，字元線區域WLne、WLfa之充放電時間產生差異。又，於圖17中表示於記憶胞陣列111之兩側配置有驅動器114(或列解碼器112)之情形時之字元線WL之構成。於圖17所示之構成中，自配置於兩側之驅動器114經由接觸插塞CP1對字元線WL施加電壓。即便為此種構成，亦與自驅動器114至字元線區域WLne、WLfa之電流路徑長度相應地，字元線區域WLne、WLfa之充放電時間產生差異。因此，於第1實施形態中，對字元線施加比目標電壓高(或低)相當於與轉變前電壓和目標電壓之電壓差對應之輔助電壓之電壓。例如，於轉變前電壓與目標電壓之電壓差較大之情形時對字元線WL施加較大之第1輔助電壓，於電壓差較小之情形時對字元線WL施加較第1輔助電壓小之第2輔助電壓。又，對字元線WL施加例如比目標電壓高(或低)相當於轉變前電壓與目標電壓之電壓差之1/2或1/4、1/8之電壓之電壓。藉此，可抑制自驅動器114起之電流路徑長度較短之字元線區域WLne中產生之電壓Vne之振動，且可迅速地對自驅動器114起之電流路徑長度較長之字元線區域WLfa之電壓Vfa充放電。其結果，可高速地將字元線設定為目標電壓。進而，藉由可高速地將字元線設定為目標電壓，而可實現讀取動作及編程驗證動作之高速化。 [第2實施形態] 關於第2實施形態之半導體記憶裝置，主要針對與第1實施形態不同之方面進行說明。關於NAND型快閃記憶體100之整體構成、記憶胞陣列111及驅動器114等之構成，由於與上述第1實施形態相同，故而省略說明。 1.半導體記憶裝置之動作第2實施形態與第1實施形態之不同點在於，將對字元線WL施加比目標電壓高或低之輔助電壓之期間(以下記作輔助期間)根據轉變前電壓與目標電壓之電壓差而設為可變。以下，對在NAND型快閃記憶體100中之讀取動作或編程驗證動作中，藉由使輔助期間可變而使字元線電壓高速地轉變的動作進行說明。 1.1字元線電壓之轉變動作(輔助期間可變) 分為字元線WL之目標電壓V2高於轉變前電壓V1之情形以及低於轉變前電壓V1之情形，進而，分為轉變前電壓V1與目標電壓V2之差較大時以及較小時而進行說明。 1.1.1目標電壓V2高於轉變前電壓V1之情形對將字元線WL之轉變前電壓V1充電為較電壓V1高之目標電壓V2之動作進行敍述。 1.1.1.1充電前電壓V1與目標電壓V2之差較大時於圖18(a)中，表示字元線WL之充電前電壓V1與目標電壓V2之電壓差較大之情形時之施加電壓Vdr、及根據施加電壓Vdr變化之電壓Vne、Vfa。如圖18(a)所示，驅動器114於時刻t1至t2之輔助期間TASA，對字元線WL施加電壓V3A作為施加電壓Vdr。輔助期間TASA係根據充電前電壓V1與目標電壓V2之電壓差，藉由定序器121而設定。電壓V3A只要為較目標電壓V2高之電壓即可，可為固定電壓，亦可與第1實施形態同樣為可變電壓。此處，電壓V3A設為對目標電壓V2加上輔助電壓VASA所得之電壓。具體而言，邏輯電路122記憶有表示與充電前電壓V1和目標電壓V2之電壓差對應之輔助期間TASA的資訊(以下為第1期間資訊)。定序器121使暫存器123暫時保持第1期間資訊。定序器121基於第1期間資訊控制電壓產生電路124及驅動器114。而且，電壓產生電路124及驅動器114基於定序器121之控制於輔助期間TASA對字元線WL施加電壓V3A。即，定序器121係於與充電前電壓V1和目標電壓V2之電壓差對應之輔助期間TASA，藉由驅動器114對字元線WL施加電壓V3A。藉此，字元線WL中之字元線區域WLne之電壓Vne自電壓V1(時刻t1)上升至電壓V3A(時刻t2)。繼而，驅動器114於經過輔助期間TASA(時刻t1－t2)後，對字元線WL施加目標電壓V2作為施加電壓Vdr。藉此，字元線區域WLne之電壓Vne自電壓V3A降低並於時刻t3達到目標電壓V2。另一方面，字元線WL中之字元線區域WLfa之電壓Vfa不同於電壓Vne而自電壓V1(時刻t1)緩慢上升至電壓V2(時刻t4)。電壓Vfa與電壓Vco相比，電壓上升較快，而以較電壓Vco達到目標電壓V2之時間(時刻t1－t5)短之時間(時刻t1－t4)達到電壓V2。根據以上情況，字元線WL之電壓Vne及Vfa於時刻t4設定為目標電壓V2。於圖18(a)所示之例中，於輔助期間TASA，對字元線WL施加較目標電壓V2高之電壓V3A。輔助期間TASA係根據充電前電壓V1與目標電壓V2之電壓差，藉由定序器121而設定。藉由在輔助期間TASA對字元線WL施加電壓V3A，而電壓Vfa之上升變得較電壓Vco快。藉此，字元線WL之電壓Vne及電壓Vfa快速地設定為目標電壓V2。 1.1.1.2充電前電壓V1與目標電壓V2之差較小時於圖18(b)中表示字元線WL之充電前電壓V1與目標電壓V2之電壓差較小之情形時之施加電壓Vdr、及根據施加電壓Vdr變化之電壓Vne、Vfa。如圖18(b)所示，驅動器114於時刻t1至t2之輔助期間TASB，對字元線WL施加電壓V3B作為施加電壓Vdr。輔助期間TASB係根據充電前電壓V1與目標電壓V2之電壓差，藉由定序器121而設定。輔助期間TASB較輔助期間TASA短。電壓V3B只要為較目標電壓V2高之電壓即可，可為固定電壓，亦可與第1實施形態同樣為可變電壓。此處，電壓V3B設為對目標電壓V2加上輔助電壓VASB所得之電壓。具體而言，邏輯電路122記憶有表示與充電前電壓V1和目標電壓V2之電壓差對應之輔助期間TASB之資訊(以下為第2期間資訊)。定序器121使暫存器123暫時保持第2期間資訊。定序器121基於第2期間資訊控制電壓產生電路124及驅動器114。而且，電壓產生電路124及驅動器114基於定序器121之控制於輔助期間TASB對字元線WL施加電壓V3B。即，定序器121係於與充電前電壓V1和目標電壓V2之電壓差對應之輔助期間TASB，藉由驅動器114對字元線WL施加電壓V3B。藉此，字元線WL中之字元線區域WLne之電壓Vne自電壓V1(時刻t1)上升至電壓V3B(時刻t2)。繼而，驅動器114於經過輔助期間TASB(時刻t1－t2)後，對字元線WL施加目標電壓V2作為施加電壓Vdr。藉此，字元線區域WLne之電壓Vne自電壓V3B降低並於時刻t3達到目標電壓V2。另一方面，字元線WL中之字元線區域WLfa之電壓Vfa不同於電壓Vne而自電壓V1(時刻t1)緩慢上升至電壓V2(時刻t4)。電壓Vfa與電壓Vco相比，電壓上升較快，而以較電壓Vco達到目標電壓V2之時間(時刻t1－t5)短之時間(時刻t1－t4)達到電壓V2。根據以上情況，字元線WL之電壓Vne及Vfa於時刻t4設定為目標電壓V2。於圖18(b)所示之例中，於較輔助期間TASA短之輔助期間TASB，對字元線WL施加較目標電壓V2高之電壓V3B。輔助期間TASB係根據充電前電壓V1與目標電壓V2之電壓差，藉由定序器121設定為較輔助期間TASA短之期間。藉由在輔助期間TASB對字元線WL施加電壓V3B，而電壓Vfa之上升變得較電壓Vco快。藉此，字元線WL之電壓Vne及電壓Vfa快速地設定為目標電壓V2。 1.1.2目標電壓V2低於轉變前電壓V1之情形對將字元線WL之轉變前電壓V1放電為較電壓V1低之目標電壓V2之動作進行敍述。省略與上述之目標電壓V2高於轉變前電壓V1之情形時之動作相同之動作。 1.1.2.1放電前電壓V1與目標電壓V2之差較大時於圖19(a)中表示字元線WL之放電前電壓V1與目標電壓V2之電壓差較大之情形時之施加電壓Vdr、及根據施加電壓Vdr變化之電壓Vne、Vfa。如圖19(a)所示，驅動器114於時刻t1至t2之輔助期間TASC，對字元線WL施加電壓V3C作為施加電壓Vdr。輔助期間TASC係根據放電前電壓V1與目標電壓V2之電壓差，藉由定序器121而設定。電壓V3C只要為較目標電壓V2低之電壓即可，可為固定電壓，亦可與第1實施形態同樣為可變電壓。此處，電壓V3C係比目標電壓V2低相當於輔助電壓VASC之電壓。具體而言，邏輯電路122記憶有表示與放電前電壓V1和目標電壓V2之電壓差對應之輔助期間TASC的資訊(以下為第3期間資訊)。定序器121使暫存器123暫時保持第3期間資訊。定序器121基於第3期間資訊控制電壓產生電路124及驅動器114。而且，電壓產生電路124及驅動器114基於定序器121之控制於輔助期間TASC對字元線WL施加電壓V3C。即，定序器121係於與放電前電壓V1和目標電壓V2之電壓差對應之輔助期間TASC，藉由驅動器114對字元線WL施加電壓V3C。藉此，字元線WL中之字元線區域WLne之電壓Vne自電壓V1(時刻t1)降低至電壓V3C(時刻t2)。繼而，驅動器114於經過輔助期間TASC(時刻t1－t2)後，對字元線WL施加目標電壓V2作為施加電壓Vdr。藉此，字元線區域WLne之電壓Vne自電壓V3C上升並於時刻t3達到目標電壓V2。另一方面，字元線WL中之字元線區域WLfa之電壓Vfa不同於電壓Vne而自電壓V1(時刻t1)緩慢下降至電壓V2(時刻t4)。電壓Vfa與電壓Vco相比，電壓降低較快，而以較電壓Vco達到目標電壓V2之時間(時刻t1－t5)短之時間(時刻t1－t4)達到電壓V2。根據以上情況，字元線WL之電壓Vne及Vfa於時刻t4設定為目標電壓V2。於圖19(a)所示之例中，於輔助期間TASC，對字元線WL施加比目標電壓V2低相當於輔助電壓VASC之電壓V3C。輔助期間TASC係根據放電前電壓V1與目標電壓V2之電壓差，藉由定序器121而設定。藉由在輔助期間TASC對字元線WL施加電壓V3C，而電壓Vfa之下降變得較電壓Vco快。藉此，字元線WL之電壓Vne及電壓Vfa快速地設定為目標電壓V2。 1.1.2.2放電前電壓V1與目標電壓V2之差較小時於圖19(b)中表示字元線WL之放電前電壓V1與目標電壓V2之電壓差較小之情形時之施加電壓Vdr、及根據施加電壓Vdr變化之電壓Vne、Vfa。如圖19(b)所示，驅動器114於時刻t1至t2之輔助期間TASD，對字元線WL施加電壓V3D作為施加電壓Vdr。輔助期間TASD係根據放電前電壓V1與目標電壓V2之電壓差，藉由定序器121而設定。輔助期間TASD較輔助期間TASC短。電壓V3D只要為較目標電壓V2低之電壓即可，可為固定電壓，亦可與第1實施形態同樣為可變電壓。此處，電壓V3D設為比目標電壓V2低相當於輔助電壓VASD之電壓。具體而言，邏輯電路122記憶有表示與充電前電壓V1和目標電壓V2之電壓差對應之輔助期間TASD的資訊(以下為第4期間資訊)。定序器121使暫存器123暫時保持第4期間資訊。定序器121基於第4期間資訊控制電壓產生電路124及驅動器114。而且，電壓產生電路124及驅動器114基於定序器121之控制於輔助期間TASD對字元線WL施加電壓V3D。即，定序器121係於與充電前電壓V1和目標電壓V2之電壓差對應之輔助期間TASD，藉由驅動器114對字元線WL施加電壓V3D。藉此，字元線WL中之字元線區域WLne之電壓Vne自電壓V1(時刻t1)降低至電壓V3D(時刻t2)。繼而，驅動器114於經過輔助期間TASD(時刻t1－t2)後，對字元線WL施加目標電壓V2作為施加電壓Vdr。藉此，字元線區域WLne之電壓Vne自電壓V3D上升並於時刻t3達到目標電壓V2。另一方面，字元線WL中之字元線區域WLfa之電壓Vfa不同於電壓Vne而自電壓V1(時刻t1)緩慢降低至電壓V2(時刻t4)。電壓Vfa與電壓Vco相比，電壓降低較快，而以較電壓Vco達到目標電壓V2之時間(時刻t1－t5)短之時間(時刻t1－t4)達到電壓V2。根據以上情況，字元線WL之電壓Vne及Vfa於時刻t4設定為目標電壓V2。於圖19(b)所示之例中，於較輔助期間TASC短之輔助期間TASD，對字元線WL施加較目標電壓V2低之電壓V3D。輔助期間TASD係根據充電前電壓V1與目標電壓V2之電壓差，藉由定序器121設定為較輔助期間TASC短之期間。藉由在輔助期間TASD對字元線WL施加電壓V3D，而電壓Vfa之上升變得較電壓Vco快。藉此，字元線WL之電壓Vne及電壓Vfa快速地設定為目標電壓V2。 1.2圖5之記憶胞電晶體之讀取動作及編程驗證動作 1.2.1讀取動作作為圖5所示之記憶胞電晶體MT之字元線WL中之電壓轉變之一例，對在逐頁讀出(lower頁面讀出與upper頁面讀出)時對字元線WL充電之動作進行敍述。於圖20～圖25之時序圖中表示字元線區域WLne之電壓Vne。如圖20所示，於upper頁面讀出時，例如字元線WL設定為電壓VA而進行讀出，繼而，設定為電壓VC而進行讀出。首先，驅動器114於輔助期間TAS1(時刻T1－T2a)，對充電前電壓(例如0 V)之選擇字元線WL施加電壓VAb。輔助期間TAS1及之後之說明中之輔助期間係根據充電前電壓與目標電壓之電壓差，藉由定序器121而設定。電壓VAb及之後之說明中於輔助期間施加之電壓只要為較目標電壓高之電壓即可，可為固定電壓，亦可與第1實施形態同樣為可變電壓。此處，電壓VAb設為對目標電壓VA加上輔助電壓VAS1b所得之電壓。即，與圖18(a)、(b)中所說明之動作同樣地，定序器121係於與充電前電壓和目標電壓VA之電壓差對應之輔助期間TAS1，藉由驅動器114對字元線WL施加較目標電壓VA高之電壓VAb。藉此，字元線WL之電壓自0 V(時刻T1)上升至電壓VAb(時刻T2a)。於經過輔助期間TAS1(時刻t1－t2a)後，驅動器114對字元線WL施加目標電壓VA。藉此，字元線WL之電壓收斂為目標電壓VA。其後，以電壓VA進行讀出。繼而，驅動器114於輔助期間TAS2(時刻T3－T4a)，對充電前電壓VA之選擇字元線WL施加電壓VCb。此處，電壓VCb設為對目標電壓VC加上輔助電壓VAS2b所得之電壓。即，與圖18(a)、(b)中所說明之動作同樣地，定序器121係於與充電前電壓VA和目標電壓VC之電壓差對應之輔助期間TAS1，藉由驅動器114對字元線WL施加較目標電壓VC高之電壓VCb。藉此，字元線WL之電壓自電壓VA(時刻T3)上升至電壓VCb(時刻T4a)。於經過輔助期間TAS2(時刻T3－T4a)後，驅動器114對字元線WL施加目標電壓VC。藉此，字元線WL之電壓收斂為目標電壓VC。其後，以電壓VC進行讀出。又，如圖20所示，於lower頁面讀出時，例如字元線WL設定為電壓VB而進行讀出。驅動器114於輔助期間TAS3(時刻T6－T7a)，對充電前電壓(例如0 V)之選擇字元線WL施加電壓VBb。此處，電壓VBb設為對目標電壓VB加上輔助電壓VAS3b所得之電壓。即，與圖18(a)、(b)中所說明之動作同樣地，定序器121係於與充電前電壓和目標電壓VB之電壓差對應之輔助期間TAS3，藉由驅動器114對字元線WL施加較目標電壓VB高之電壓VBb。藉此，字元線WL之電壓自0 V(時刻T6)上升至電壓VBb(時刻T7a)。於經過輔助期間TAS3(時刻T6－T7a)後，驅動器114對字元線WL施加目標電壓VB。藉此，字元線WL之電壓收斂為目標電壓VB。其後，以電壓VB進行讀出。 1.2.2編程驗證動作此處，對在編程後之基於電壓VfyA、電壓VfyB、電壓VfyC之編程驗證時對字元線WL充電的動作進行敍述。如圖21所示，字元線WL設定為電壓VPGM而進行編程後，例如字元線WL依次設定為電壓VfyA、電壓VfyB、電壓VfyC而進行編程驗證。首先，驅動器114於輔助期間TAS4(時刻T1－T2b)，對充電前電壓(例如0 V)之選擇字元線WL施加電壓VfyAb。此處，電壓VfyAb設為對目標電壓VfyA加上輔助電壓VAS4b所得之電壓。即，與圖18(a)、(b)中所說明之動作同樣地，定序器121係於與充電前電壓和目標電壓VfyA之電壓差對應之輔助期間TAS4，藉由驅動器114對字元線WL施加較目標電壓VfyA高之電壓VfyAb。藉此，字元線WL之電壓自0 V(時刻T1)上升至電壓VfyAb(時刻T2b)。於經過輔助期間TAS4(時刻T1－T2a)後，驅動器114對字元線WL施加目標電壓VfyA。藉此，字元線WL之電壓收斂為目標電壓VfyA。其後，以電壓VfyA進行編程驗證。繼而，驅動器114於輔助期間TAS5(時刻T3－T4b)，對充電前電壓VfyA之選擇字元線WL施加電壓VfyBb。此處，電壓VfyBb設為對目標電壓VfyB加上輔助電壓VAS5b所得之電壓。即，與圖18(a)、(b)中所說明之動作同樣地，定序器121係於與充電前電壓VfyA和目標電壓VfyB之電壓差對應之輔助期間TAS5，藉由驅動器114對字元線WL施加較目標電壓VfyB高之電壓VfyBb。藉此，字元線WL之電壓自電壓VfyA(時刻T3)上升至電壓VfyBb(時刻T4b)。於經過輔助期間TAS5(時刻T3－T4b)後，驅動器114對字元線WL施加目標電壓VfyB。藉此，字元線WL之電壓收斂為目標電壓VfyB。其後，以電壓VfyB進行編程驗證。繼而，驅動器114於輔助期間TAS6(時刻T5－T6b)，對充電前電壓VfyB之選擇字元線WL施加電壓VfyCb。此處，電壓VfyCb設為對目標電壓VfyC加上輔助電壓VAS6b所得之電壓。即，與圖18(a)、(b)中所說明之動作同樣地，定序器121係於與充電前電壓VfyB和目標電壓VfyC之電壓差對應之輔助期間TAS6，藉由驅動器114對字元線WL施加較目標電壓VfyC高之電壓VfyCb。藉此，字元線WL之電壓自電壓VfyB(時刻T5)上升至電壓VfyCb(時刻T6b)。於經過輔助期間TAS6(時刻T5－T6b)後，驅動器114對字元線WL施加目標電壓VfyC。藉此，字元線WL之電壓收斂為目標電壓VfyC。其後，以電壓VfyC進行編程驗證。 1.3圖6之記憶胞電晶體之讀取動作及編程驗證動作 1.3.1讀取動作作為圖6所示之記憶胞電晶體MT之字元線WL中之電壓轉變之一例，將於逐頁讀出(lower頁面讀出、middle頁面讀出、upper頁面讀出)時對字元線WL充電之動作表示於圖22－圖24中。 1.3.1.1 lower頁面讀出如圖22所示，於lower頁面讀出時，例如字元線WL設定為電壓VA而進行讀出，繼而，設定為電壓VE而進行讀出。圖22所示之動作係於圖20所示之讀取動作中，充電前電壓與目標電壓之一部分不同，但將充電前電壓充電為目標電壓之實質性動作相同，因此，省略記載。 1.3.1.2 middle頁面讀出如圖23所示，於middle頁面讀出時，例如字元線WL設定為電壓VB而進行讀出，繼而，設定為電壓VD而進行讀出，進而，設定為電壓VF而進行讀出。圖23所示之動作係於圖20所示之讀取動作中，充電前電壓與目標電壓不同，但將充電前電壓充電為目標電壓之實質性動作相同，因此，省略記載。 1.3.1.3 upper頁面讀出如圖24所示，於upper頁面讀出時，例如字元線WL設定為電壓VC而進行讀出，繼而，設定為電壓VG而進行讀出。圖24所示之動作係於圖20所示之讀取動作中，充電前電壓與目標電壓不同，但將充電前電壓充電為目標電壓之實質性動作相同，因此，省略記載。 1.3.2編程驗證動作此處，將於編程後之基於電壓VfyA、電壓VfyB、電壓VfyC之編程驗證時對字元線WL充電之動作表示於圖25中。如圖25所示，字元線WL設定為電壓VPGM而進行編程後，例如字元線WL依次設定為電壓VfyA、電壓VfyB、電壓VfyC而進行編程驗證。圖25所示之動作係於圖21所示之編程驗證動作中，將充電前電壓充電為目標電壓之實質性動作相同，因此，省略記載。 2.第2實施形態之效果根據第2實施形態之半導體記憶裝置，可加快字元線WL之充放電而高速地將字元線設定為目標電壓。進而，藉由可快速地將字元線設定為目標電壓，而可實現讀取動作及編程驗證動作之快速化。以下，對本實施形態之效果進行詳細敍述。於第2實施形態中，於根據轉變前電壓與目標電壓之電壓差可變之輔助期間，對字元線施加較目標電壓高(或低)之電壓，藉此加快字元線之充放電。例如，於轉變前電壓與目標電壓之電壓差大於判定電壓之情形時延長輔助期間，於電壓差小於判定電壓之情形時縮短輔助期間。於目標電壓高於轉變前電壓之情形時，於輔助期間對字元線施加之電壓可為較目標電壓高之固定電壓，亦可為變化之電壓。於目標電壓低於轉變前電壓之情形時，於輔助期間對字元線施加之電壓可為較目標電壓低之固定電壓，亦可為變化之電壓。作為變化之電壓，亦可為第1實施形態中使用之與轉變前電壓和目標電壓之電壓差對應之輔助電壓。如上所述，於第2實施形態中，於與轉變前電壓和目標電壓之電壓差對應之輔助期間對字元線施加較目標電壓高(或低)之電壓。藉此，可加快字元線WL之充放電，而可高速地將字元線設定為目標電壓。進而，藉由可快速地將字元線設定為目標電壓，而可實現讀取動作及編程驗證動作之快速化。 [其他變化例等] 第1及第2實施形態不問非揮發性記憶體(例如NAND型快閃記憶體)、揮發性記憶體、系統LSI(Large Scale Integration，大型積體電路)等，均可應用於例如具備連接於記憶胞之字元線且必須進行字元線之充電之各種半導體裝置。再者，於各實施形態中，可採取如下態樣。 (1)讀出動作中，於A位準之讀出動作中施加至所選擇字元線之電壓例如為0 V～0.55 V之間。並不限定於此，亦可設為0.1 V～0.24 V、0.21 V～0.31 V、0.31 V～0.4 V、0.4 V～0.5 V、0.5 V～0.55 V中之任一範圍之間。於B位準之讀出動作中施加至所選擇字元線之電壓例如為1.5 V～2.3 V之間。並不限定於此，亦可設為1.65 V～1.8 V、1.8 V～1.95 V、1.95 V～2.1 V、2.1 V～2.3 V中之任一範圍之間。於C位準之讀出動作中施加至所選擇字元線之電壓為例如3.0 V～4.0 V之間。並不限定於此，亦可設為3.0 V～3.2 V、3.2 V～3.4 V、3.4 V～3.5 V、3.5 V～3.6 V、3.6 V～4.0 V中之任一範圍之間。作為讀出動作之時間(tR)，亦可設為例如25 μs～38 μs、38 μs～70 μs、70 μs～80 μs之間。 (2)寫入動作如上所述包括編程動作與驗證動作。於寫入動作中，除上述15.0 V～23.0 V以外，亦可為下述電壓。具體而言，編程動作時最初施加至所選擇字元線之電壓例如為13.7 V～14.3 V之間。並不限定於此，亦可設為例如13.7 V～14.0 V、14.0 V～14.6 V中之任一範圍之間。亦可改變對第奇數條字元線進行寫入時最初施加至所選擇字元線之電壓與對第偶數條字元線進行寫入時最初施加至所選擇字元線之電壓。當將編程動作設為ISPP方式(Incremental Step Pulse Program，增量階躍脈衝編程)時，作為升壓電壓，列舉例如0.5 V左右。又，作為施加至非選擇字元線之電壓，除上述7.0 V～10.0 V以外，亦可為下述電壓。具體而言，作為施加至非選擇字元線之電壓，亦可設為例如6.0 V～7.3 V之間。並不限定於該情形，亦可設為例如7.3 V～8.4 V之間，亦可設為6.0 V以下。亦可根據非選擇字元線為第奇數條字元線還是第偶數條字元線而改變要施加之通路電壓。作為寫入動作之時間(tProg)，亦可設為例如1700 μs～1800 μs、1800 μs～1900 μs、1900 μs～2000 μs之間。 (3)刪除動作中，最初施加至形成於半導體基板上部且於上方配置有上述記憶胞之井之電壓例如為12 V～13.6 V之間。並不限定於該情形，亦可為例如13.6 V～14.8 V、14.8 V～19.0 V、19.0 V～19.8 V、19.8 V～21 V之間。作為刪除動作之時間(tErase)，亦可設為例如3000 μs～4000 μs、4000 μs～5000 μs、4000 μs～9000 μs之間。 (4)記憶胞之構造係：具有介隔膜厚為4～10 nm之隧道絕緣膜而配置於半導體基板(矽基板)上之電荷儲存層。該電荷儲存層可設為膜厚為2～3 nm之SiN或SiON等之絕緣膜與膜厚為3～8 nm之多晶矽之積層構造。又，亦可對多晶矽添加Ru等金屬。於電荷儲存層之上具有絕緣膜。該絕緣膜例如具有夾於膜厚為3～10 nm之下層High-k膜與膜厚為3～10 nm之上層High-k膜之間之膜厚為4～10 nm之氧化矽膜。High-k膜列舉HfO等。又，氧化矽膜之膜厚可厚於High-k膜之膜厚。於絕緣膜上，介隔膜厚為3～10 nm之材料而形成有膜厚為30 nm～70 nm之控制電極。該材料為TaO等之金屬氧化膜、TaN等之金屬氮化膜。控制電極可使用W等。又，可於記憶胞間形成氣隙。再者，本案發明並不限定於上述實施形態，可於實施階段於不脫離其主旨之範圍內實施各種變化。進而，上述實施形態中包含各種階段之發明，藉由所揭示之複數個構成要件之適當組合而可提出各種發明。例如，即便自實施形態中表示之所有構成要件中刪除若干構成要件，亦可解決於發明所欲解決之問題一欄中敍述之問題，可獲得於發明之效果一欄中敍述之效果之情形時，刪除該構成要件後之構成可作為發明而提出。 [相關申請案] 本申請案享受以日本專利申請案2016-108783號(申請日：2016年5月31日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

10‧‧‧記憶系統
11‧‧‧配線層
12‧‧‧配線層
13‧‧‧配線層
14‧‧‧記憶孔
14A‧‧‧半導體層
15‧‧‧閘極絕緣膜
16‧‧‧電荷儲存層
17‧‧‧阻擋絕緣膜
18‧‧‧配線層
19‧‧‧擴散層
20‧‧‧接觸插塞
21‧‧‧配線層
22‧‧‧擴散層
23‧‧‧接觸插塞
24‧‧‧配線層
100‧‧‧NAND型快閃記憶體
110‧‧‧記憶體部
111‧‧‧記憶胞陣列
112‧‧‧列解碼器
113‧‧‧讀出放大器
114‧‧‧驅動器
116‧‧‧NAND串
120‧‧‧周邊電路
121‧‧‧定序器
122‧‧‧邏輯電路
123‧‧‧暫存器
124‧‧‧電壓產生電路
200‧‧‧控制器
300‧‧‧主機裝置
ALE‧‧‧位址鎖存賦能信號
BL、BL0、BL1、…、BL(n－1)‧‧‧位元線
BLK、BLK0、BLK1‧‧‧區塊
/CE‧‧‧晶片賦能信號
CLE‧‧‧指令鎖存賦能信號
CPWELL‧‧‧井配線
CP1‧‧‧接觸插塞
D1‧‧‧方向
D2‧‧‧方向
D3‧‧‧方向
G_PGM‧‧‧信號
G_CGRV‧‧‧信號
G_USEL1‧‧‧信號
G_USEL2‧‧‧信號
I/O1～I/O8‧‧‧輸入輸出信號
MT‧‧‧記憶胞電晶體
MT0～MT7‧‧‧記憶胞電晶體
/RE‧‧‧讀出賦能信號
RY/(/BY)‧‧‧就緒/忙碌信號
SGD‧‧‧選擇閘極線
SGD0‧‧‧選擇閘極線
SGD1‧‧‧選擇閘極線
SGD2‧‧‧選擇閘極線
SGD3‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SL‧‧‧源極線
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
SU0‧‧‧串單元
SU1‧‧‧串單元
SU2‧‧‧串單元
SU3‧‧‧串單元
t1‧‧‧時刻
t2‧‧‧時刻
t3‧‧‧時刻
t4‧‧‧時刻
t5‧‧‧時刻
T1‧‧‧時刻
T2‧‧‧時刻
T3‧‧‧時刻
T4‧‧‧時刻
T5‧‧‧時刻
T6‧‧‧時刻
T7‧‧‧時刻
T8‧‧‧時刻
T2a‧‧‧時刻
T2b‧‧‧時刻
T4a‧‧‧時刻
T4b‧‧‧時刻
T7a‧‧‧時刻
T6b‧‧‧時刻
TAS1‧‧‧輔助期間
TAS2‧‧‧輔助期間
TAS3‧‧‧輔助期間
TAS4‧‧‧輔助期間
TAS5‧‧‧輔助期間
TAS6‧‧‧輔助期間
TASA‧‧‧輔助期間
TASB‧‧‧輔助期間
TASC‧‧‧輔助期間
TASD‧‧‧輔助期間
V1‧‧‧轉變前電壓
V2‧‧‧目標電壓
V3A‧‧‧電壓
V3B‧‧‧電壓
V3C‧‧‧電壓
V3D‧‧‧電壓
VA～VG‧‧‧電壓
VAa‧‧‧電壓
VAb‧‧‧電壓
VAS1a‧‧‧輔助電壓
VAS2a‧‧‧輔助電壓
VAS3a‧‧‧輔助電壓
VAS4a‧‧‧輔助電壓
VAS5a‧‧‧輔助電壓
VAS6a‧‧‧輔助電壓
VAS1b‧‧‧輔助電壓
VAS2b‧‧‧輔助電壓
VAS3b‧‧‧輔助電壓
VAS4b‧‧‧輔助電壓
VAS5b‧‧‧輔助電壓
VAS6b‧‧‧輔助電壓
VASA‧‧‧輔助電壓
VASB‧‧‧輔助電壓
VASC‧‧‧輔助電壓
VASD‧‧‧輔助電壓
VBa‧‧‧電壓
VBb‧‧‧電壓
VCa‧‧‧電壓
VCb‧‧‧電壓
VE‧‧‧電壓
Vco‧‧‧電壓
Vdr‧‧‧施加電壓
Vfa‧‧‧電壓
Vne‧‧‧電壓
VfyA～VfyG‧‧‧電壓
VfyAa‧‧‧電壓
VfyAb‧‧‧電壓
VfyBa‧‧‧電壓
VfyBb‧‧‧電壓
VfyCa‧‧‧電壓
VfyCb‧‧‧電壓
VCGRV‧‧‧電壓
VPASS‧‧‧電壓
VPGM‧‧‧電壓
VREAD‧‧‧電壓
WL‧‧‧字元線
WL0～WL7‧‧‧字元線
WLfa‧‧‧字元線區域
WLne‧‧‧字元線區域
/WE‧‧‧寫入賦能信號
/WP‧‧‧寫入保護信號

圖1係表示實施形態之半導體記憶裝置與包含該半導體記憶裝置之記憶系統之構成的方塊圖。圖2係表示實施形態之半導體記憶裝置之整體構成之方塊圖。圖3係實施形態之半導體記憶裝置中之區塊之電路圖。圖4係實施形態之半導體記憶裝置中之記憶胞陣列之剖視圖。圖5係表示實施形態之半導體記憶裝置中之記憶胞電晶體能夠獲取之資料及閾值分佈的圖。圖6係表示實施形態之半導體記憶裝置中之其他記憶胞電晶體能夠獲取之資料及閾值分佈的圖。圖7係表示實施形態之半導體記憶裝置中之驅動器之構成的圖。圖8(a)及(b)係表示第1實施形態之半導體記憶裝置中之字元線電壓之轉變動作的圖。圖9(a)及(b)係表示第1實施形態之半導體記憶裝置中之其他字元線電壓之轉變動作的圖。圖10係表示第1實施形態之半導體記憶裝置之讀取時之字元線充電動作之第1例的圖。圖11係表示第1實施形態之半導體記憶裝置之編程驗證時之字元線充電動作之第1例的圖。圖12係表示第1實施形態之半導體記憶裝置之讀取時之字元線充電動作之第2例的圖。圖13係表示第1實施形態之半導體記憶裝置之讀取時之字元線充電動作之第3例的圖。圖14係表示第1實施形態之半導體記憶裝置之讀取時之字元線充電動作之第4例的圖。圖15係表示第1實施形態之半導體記憶裝置之編程驗證時之字元線充電動作之第2例的圖。圖16係表示第1實施形態之半導體記憶裝置中之字元線之電流路徑之一例的俯視圖。圖17係表示第1實施形態之半導體記憶裝置中之字元線之電流路徑之其他例的俯視圖。圖18(a)及(b)係表示第2實施形態之半導體記憶裝置中之字元線電壓之轉變動作的圖。圖19(a)及(b)係表示第2實施形態之半導體記憶裝置中之其他字元線電壓之轉變動作的圖。圖20係表示第2實施形態之半導體記憶裝置之讀取時之字元線充電動作之第1例的圖。圖21係表示第2實施形態之半導體記憶裝置之編程驗證時之字元線充電動作之第1例的圖。圖22係表示第2實施形態之半導體記憶裝置之讀取時之字元線充電動作之第2例的圖。圖23係表示第2實施形態之半導體記憶裝置之讀取時之字元線充電動作之第3例的圖。圖24係表示第2實施形態之半導體記憶裝置之讀取時之字元線充電動作之第4例的圖。圖25係表示第2實施形態之半導體記憶裝置之編程驗證時之字元線充電動作之第2例的圖。

t1‧‧‧時刻

t2‧‧‧時刻

t3‧‧‧時刻

t4‧‧‧時刻

t5‧‧‧時刻

V1‧‧‧轉變前電壓

V2‧‧‧目標電壓

V3A‧‧‧電壓

V3B‧‧‧電壓

VASA‧‧‧輔助電壓

VASB‧‧‧輔助電壓

Vco‧‧‧電壓

Vdr‧‧‧施加電壓

Vfa‧‧‧電壓

Vne‧‧‧電壓

Claims

一種半導體記憶裝置，其特徵在於具備：字元線，其連接於記憶胞；及驅動器，其對上述字元線施加電壓；且上述驅動器係於使具有第1電壓之上述字元線轉變為第2電壓之情形時，對上述字元線施加比上述第2電壓高出第3電壓之電壓、或比上述第2電壓低第3電壓之電壓之任一者之第4電壓，上述第3電壓係根據上述第1電壓與上述第2電壓之電壓差而變化。
如請求項1之半導體記憶裝置，其中上述第3電壓為上述電壓差之1/2或1/4、1/8之任一者之電壓。
一種半導體記憶裝置，其特徵在於具備：字元線，其連接於記憶胞；及驅動器，其對上述字元線施加電壓；且上述驅動器係於使具有第1電壓之上述字元線轉變為第2電壓之情形時，於根據上述第1電壓與上述第2電壓之電壓差而變化之期間，對上述字元線施加比上述第2電壓高之電壓或比上述第2電壓低之電壓之任一者之第4電壓。
如請求項1至3中任一項之半導體記憶裝置，其中藉由上述驅動器對上述字元線施加之上述第4電壓為上述字元線所具有之最大電壓。
如請求項1至3中任一項之半導體記憶裝置，其中藉由上述驅動器對上述字元線施加之上述第4電壓為上述字元線所具有之最低電壓。
如請求項1至3中任一項之半導體記憶裝置，其中上述字元線所具有之上述第2電壓為電壓之平均值。
如請求項1至3中任一項之半導體記憶裝置，其中上述字元線所具有之上述第2電壓為電壓之最大值。
如請求項1至3中任一項之半導體記憶裝置，其中上述字元線所具有之上述第2電壓為電壓之最小值。