TW201737486A - 半導體裝置 - Google Patents
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Abstract
本揭露提供一種半導體裝置，包括：基板；源極區與汲極區，設於基板中；第一導電型摻雜區，設於基板中，且設於源極區與汲極區之間，其中位於源極區與汲極區之間的區域係分為鄰近汲極區之第一子區域以及鄰近源極區之第二子區域，且第一子區域中的第一導電型摻雜區之第一導電型摻質數量多於第二子區域中的第一導電型摻雜區之第一導電型摻質數量；二閘極區，設於第一導電型摻雜區之兩側；及第二導電型通道區，設於基板中。
Description
本揭露係有關於半導體裝置，且特別係有關於一種接面場效電晶體。
任何積體電路要運作都需要電源，但外加電源可能無法完全符合積體電路運作需要的電壓，所以需要經過電壓轉換。而電壓轉換之轉換電路須要一個啟動元件讓電源導入，以讓電壓轉換電路運作。而其中接面場效電晶體(JFET)是一個很有用的啟動元件。
接面場效電晶體主要藉由控制訊號(閘極的電壓)造成載體通道(channel)附近電場改變，使通道特性發生變化，導致電流(源極與汲極之間)改變。故場效電晶體可以用作電壓控制的可變電阻或電壓控制電流源(VCCS)等。其中接面場效電晶體(JFET)之工作原理主要係利用閘極和源極/汲極間PN接面間的空乏區寬度是逆向偏壓的函數，以藉由改變空乏區寬度來改變通道寬度。
在接面場效電晶體中，當施加電壓於汲極，且造成PN接面的空乏區變大時，通道的厚度會變小。而當汲極電壓大到一臨界值時，部分空乏區會寬到使通道完全消失，這時稱此通道被夾止(pinch off)，電阻值變成很大，且這時的閘極電壓值稱為夾止電壓(pinch-off voltage)。
然而，雖然例如為接面場效電晶體的半導體裝置已被應用於多個方面，但目前的半導體裝置(例如接面場效電晶體)並非各方面皆令人滿意。因此，業界仍須一種可進一步增加系統電壓(VDD)之應用範圍且使輸出電壓(Vout)之電壓操作範圍變大的半導體裝置。
本揭露提供一種半導體裝置，包括：基板；源極區與汲極區，設於基板中；第一導電型摻雜區，設於基板中，且設於源極區與汲極區之間，其中位於源極區與汲極區之間的區域係分為鄰近汲極區之第一子區域以及鄰近源極區之第二子區域，且第一子區域中的第一導電型摻雜區之第一導電型摻質數量多於第二子區域中的第一導電型摻雜區之第一導電型摻質數量；二閘極區，設於基板中，且設於第一導電型摻雜區之兩側；及第二導電型通道區，設於基板中，其中第二導電型通道區係設於源極區與汲極區之間，且設於二閘極區之間，其中第一導電型與第二導電型不同。
為讓本揭露之特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。
100‧‧‧半導體裝置
102‧‧‧基板
104‧‧‧第二導電型井區
106‧‧‧第一導電型井區
108‧‧‧源極區
108S1‧‧‧邊緣
108S2‧‧‧邊緣
110‧‧‧汲極區
110S1‧‧‧邊緣
110S2‧‧‧邊緣
112‧‧‧第一導電型摻雜區
112S1‧‧‧第一側
112S2‧‧‧第二側
112A‧‧‧區域
112B‧‧‧區域
112C‧‧‧區域
112D‧‧‧區域
114A‧‧‧閘極區
114B‧‧‧閘極區
116‧‧‧空乏區
118‧‧‧保護層
120‧‧‧區域
120A‧‧‧第一子區域
120B‧‧‧第二子區域
120S1‧‧‧邊緣
120S2‧‧‧邊緣
120S3‧‧‧邊緣
120L‧‧‧中心線
200‧‧‧半導體裝置
300‧‧‧半導體裝置
400A‧‧‧半導體裝置
400B‧‧‧半導體裝置
400C‧‧‧半導體裝置
D1‧‧‧距離
D2‧‧‧距離
D3‧‧‧距離
A1‧‧‧方向
A2‧‧‧方向
I‧‧‧電流路徑
1B-1B’‧‧‧線段
2B-2B’‧‧‧線段
3B-3B’‧‧‧線段
第1A圖係本揭露一些實施例之半導體裝置之上視圖。
第1B圖係沿著第1A圖之線段1B-1B’所繪製之剖面圖。
第2A圖係本揭露另一些實施例之半導體裝置之上視圖。
第2B圖係沿著第2A圖之線段2B-2B’所繪製之剖面圖。
第3A圖係本揭露另一些實施例之半導體裝置之上視圖。
第3B圖係沿著第3A圖之線段3B-3B’所繪製之剖面圖。
第4A圖係本揭露另一些實施例之半導體裝置之上視圖。
第4B圖係本揭露另一些實施例之半導體裝置之上視圖。
第4C圖係本揭露另一些實施例之半導體裝置之上視圖。
以下針對本揭露之半導體裝置作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露之不同樣態。以下所述特定的元件及排列方式僅為簡單清楚描述本揭露。當然，這些僅用以舉例而非本揭露之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本揭露，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。
必需了解的是，圖式之元件或裝置可以此技術人士所熟知之各種形式存在。此外，當某層在其它層或基板「上」時，有可能是指「直接」在其它層或基板上，或指某層在其它層或基板上，或指其它層或基板之間夾設其它層。
此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。能理解的是，如果將圖式的裝置
翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。
在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。
能理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件、組成成分、區域、層、及/或部分，這些元件、組成成分、區域、層、及/或部分不應被這些用語限定，且這些用語僅是用來區別不同的元件、組成成分、區域、層、及/或部分。因此，以下討論的一第一元件、組成成分、區域、層、及/或部分可在不偏離本揭露之教示的情況下被稱為一第二元件、組成成分、區域、層、及/或部分。
除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有一與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在此特別定義。
本揭露實施例可配合圖式一併理解，本揭露之圖式亦被視為揭露說明之一部分。需了解的是，本揭露之圖式並未以實際裝置及元件之比例繪示。在圖式中可能誇大實施例的形狀與厚度以便清楚表現出本揭露之特徵。此外，圖式中之結
構及裝置係以示意之方式繪示，以便清楚表現出本揭露之特徵。
在本揭露中，相對性的用語例如「下」、「上」、「水平」、「垂直」、「之下」、「之上」、「頂部」、「底部」等等應被理解為該段以及相關圖式中所繪示的方位。此相對性的用語僅是為了方便說明之用，其並不代表其所敘述之裝置需以特定方位來製造或運作。而關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。
應注意的是，在後文中「基板」一詞可包括半導體晶圓上已形成的元件與覆蓋在晶圓上的各種膜層，其上方可以已形成任何所需的半導體元件，不過此處為了簡化圖式，僅以平整的基板表示之。此外，「基板表面」係包括半導體晶圓上最上方且暴露之膜層，例如一矽表面、一絕緣層及/或金屬線。
本揭露實施例係藉由使設於源極區及汲極區之間的第一導電型摻雜區與上述源極區及汲極區的距離不同，或/及藉由使此第一導電型摻雜區具有逐漸改變之摻雜濃度，以使位於源極區與汲極區之間的區域中，較靠近汲極區之部分(亦即後續之第一子區域)中的第一導電型摻雜區之第一導電型摻質數量多於較靠近源極區之部分(亦即後續之第二子區域)中的第一導電型摻雜區之第一導電型摻質數量，以使裝置之夾止電
壓(pinch-off voltage)的絕對值小於截止電壓(cut-off voltage)的絕對值，並可藉此進一步增加半導體裝置之系統電壓(VDD)的應用範圍，且使其輸出電壓(Vout)之電壓操作範圍變大，增加裝置的性能。
首先，參見第1A-1B圖，第1A圖係本揭露一些實施例之半導體裝置100之上視圖，而第1B圖係沿著第1A圖之線段1B-1B’所繪製之剖面圖。在本揭露一些實施例中，此半導體裝置100可包括接面場效電晶體(JFET)或其它任何適合之半導體裝置。
如第1A-1B圖所示，半導體裝置100包括基板102。此基板102可為半導體基板，例如矽基板。此外，上述半導體基板亦可為元素半導體，包括鍺(germanium)；化合物半導體，包括氮化鎵(gallium nitride，GaN)、碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)；合金半導體，包括矽鍺合金(SiGe)、磷砷鎵合金(GaAsP)、砷鋁銦合金(AlInAs)、砷鋁鎵合金(AlGaAs)、砷銦鎵合金(GaInAs)、磷銦鎵合金(GaInP)及/或磷砷銦鎵合金(GaInAsP)或上述材料之組合。此外，基板102也可以是絕緣層上覆半導體(semiconductor on insulator)。在一實施例中，此基板102可為輕摻雜之第一導電型基板。例如，在本揭露一些實施例中，此基板102可為輕摻雜之P型基板。
在所述實施例中，“輕摻雜”意指1012-1015/cm3的摻雜濃度，例如為1013/cm3的摻雜濃度。然而，本領域具有通常
知識者可瞭解的是，“輕摻雜”的定義亦可依照特定裝置型態、技術世代、最小元件尺寸等所決定。因此，“輕摻雜”的定義當可視技術內容重新評估，而不受限於在此所舉之實施例。
繼續參見第1A-1B圖，半導體裝置100包括設於基板102中的第二導電型井區104。此第一導電型與第二導電型不同。此第二導電型井區104可藉由離子佈植步驟形成。例如，當此第二導電型為N型時，可於預定形成第二導電型井區104之區域佈植磷離子或砷離子以形成第二導電型井區104。
繼續參見第1A圖，半導體裝置100更包括設於基板102中且環繞上述第二導電型井區104之第一導電型井區106。此第一導電型井區106可藉由離子佈植步驟形成。例如，當此第一導電型為P型時，可於預定形成第一導電型井區106之區域佈植硼離子、銦離子或三氟化硼離子(BF3 +)以形成第一導電型井區106。
應注意的是，在所述實施例中，若無特別指名“輕摻雜”或”重摻雜”，則”摻雜”意指1015-1017/cm3的摻雜濃度，例如為1016/cm3的摻雜濃度。易言之，在一些實施例中，上述第二導電型井區104與第一導電型井區106之摻雜濃度可為1015-1017/cm3的摻雜濃度，例如為1016/cm3。然而，本領域具有通常知識者可瞭解的是，“摻雜”的定義亦可依照特定裝置型態、技術世代、最小元件尺寸等所決定。因此，“摻雜”的定義當可視技術內容重新評估，而不受限於在此所舉之實施例。
繼續參見第1A-1B圖，半導體裝置100更包括設於基板102中之源極區108與汲極區110，此源極區108與汲極區
110係設於上述第二導電型井區104中。在本揭露一些實施例中，此源極區108與汲極區110具有重摻雜第二導電型，且可藉由上述離子佈植步驟形成。
在所述實施例中，“重摻雜”意指超過1019/cm3的摻雜濃度，例如為1019/cm3至1021/cm3的摻雜濃度。然而，本領域具有通常知識者可瞭解的是，“重摻雜”的定義亦可依照特定裝置型態、技術世代、最小元件尺寸等所決定。因此，“重摻雜”的定義當可視技術內容重新評估，而不受限於在此所舉之實施例。
繼續參見第1A-1B圖，半導體裝置100更包括設於基板102中且設於源極區108與汲極區110之間的第一導電型摻雜區112。在本揭露一些實施例中，此第一導電型摻雜區112為第一導電型，其摻雜濃度與上述第二導電型井區104之摻雜濃度類似，且可藉由上述離子佈植步驟形成。此外，在本揭露一些實施例中，此第一導電型摻雜區112中的摻雜濃度均勻且相同。
繼續參見第1A圖，半導體裝置100更包括設於基板102中且設於第一導電型摻雜區112之兩側之二個閘極區114A與114B。詳細而言，此二個閘極區114A與114B係設於源極區108與汲極區110之間，且設於第二導電型井區104兩側之第一導電型井區106中。在本揭露一些實施例中，此二個閘極區114A與114B具有第一導電型，且可藉由上述離子佈植步驟形成。
此外，如第1B圖所示，第一導電型摻雜區112與第二導電型井區104之間形成有空乏區116。且半導體裝置100更
包括位於基板102之第二導電型井區104中的第二導電型通道區(亦即第1B圖中第二導電型井區104位於電流路徑I周圍之部分)。此第二導電型通道區係設於源極區108與汲極區110之間，且設於二閘極區114A與114B之間。此外，此第二導電型通道區係位於第一導電型摻雜區112之底表面下以及源極區108與汲極區110之間，且位於兩側邊112S1與112S2之下。此第二導電型通道區具有第二導電型。
此外，如第1B圖所示，半導體裝置100更包括保護層118，此保護層118覆蓋基板102之表面且僅露出源極區108、汲極區110與閘極區114A、114B。此保護層118可為氧化矽、氮化矽、氮氧化矽、硼磷矽玻璃(BPSG)、磷矽玻璃(PSG)、旋塗式玻璃(SOG)、或其它任何適合之介電材料、或上述之組合。保護層118可藉由熱氧化法、化學氣相沉積法(CVD)或旋轉塗佈法以及圖案化步驟形成。需注意的是，為明確描述本揭露實施例，此保護層118並未繪示於第1A圖中。
繼續參見第1A-1B圖，源極區108與汲極區110之間具有區域120，且此位於源極區108與汲極區110之間的區域120係等分為鄰近汲極區110之第一子區域120A以及鄰近源極區108之第二子區域120B，且此第一子區域120A中的第一導電型摻雜區112的第一導電型摻質數量多於第二子區域120B中的第一導電型摻雜區112的第一導電型摻質數量。
詳細而言，在本揭露一些實施例中，如第1A圖所示，源極區108與汲極區110之間的連線方向為方向A1，而二個閘極區114A與114B之間的連線方向為方向A2，且此方向A1大
抵垂直於方向A2。而區域120平行方向A1之邊緣(例如邊緣120S1)係與源極區108平行方向A1之邊緣108S1以及汲極區110平行方向A1之邊緣110S1對齊。而此區域120平行方向A2之其中一邊緣(例如邊緣120S2)係與源極區108平行方向A2之邊緣108S2重疊，且此區域120平行方向A2之另一邊緣(例如邊緣120S3)係與汲極區110平行方向A2之邊緣110S2重疊。
此外，上述第一子區域120A以及第二子區域120B係以平行於方向A2且位於源極區108與汲極區110之間的中心線120L作為分界線。易言之，此中心線120L係穿過由源極區108至汲極區110之連線的中心點且平行於方向A2，並將此區域120平分為第一子區域120A以及第二子區域120B。因此，上述第一子區域120A以及第二子區域120B兩區域之面積相等。
在本揭露一些實施例中，如第1A-1B圖所示，第一導電型摻雜區112與源極區108及汲極區110之間的距離不同，且第一導電型摻雜區112較靠近汲極區110。
詳細而言，此第一導電型摻雜區112具有鄰近汲極區110之第一側112S1以及鄰近源極區108之第二側112S2，且此第一側112S1與第二側112S2互為相反側。而第一側112S1與汲極區110之間的距離為第一距離D1，第二側112S2與源極區108之間的距離為第二距離D2，且此第一距離D1小於第二距離D2。
本揭露一些實施例藉由使設於源極區108及汲極區110之間的第一導電型摻雜區112與上述源極區108及汲極區110的距離不同，且使此第一導電型摻雜區112較靠近汲極區110，可使位於源極區108與汲極區110之間的區域120中，較靠
近汲極區110之第一子區域120A中的第一導電型摻雜區112之第一導電型摻質數量多於較靠近源極區108之第二子區域120B中的第一導電型摻雜區112之第一導電型摻質數量，使空乏區116較靠近汲極區110，故可使第1B圖中靠近汲極區110處的通道區寬度較小，也因此汲極區110處較源極區108處容易被夾止。因此，可降低半導體裝置100的夾止電壓(pinch-off voltage)的絕對值，並使截止電壓(cut-off voltage)的絕對值相對於夾止電壓的絕對值升高。易言之，裝置之夾止電壓(pinch-off voltage)的絕對值係不等於且小於截止電壓(cut-off voltage)的絕對值，並可藉此進一步增加半導體裝置100之系統電壓(VDD)的應用範圍，且使其輸出電壓(Vout)之電壓操作範圍變大，提升半導體裝置100的性能。
需注意的是，雖然第1A-1B圖之第一導電型摻雜區112係同時位於第一子區域120A與第二子區域120B中，然而此第一導電型摻雜區112亦可僅位於第一子區域120A中。此時第二子區域120B中的第一導電型摻雜區112之第一導電型摻質數量為0，且此第一子區域120A中的第一導電型摻雜區112之第一導電型摻質數量當然多於第二子區域120B中的第一導電型摻雜區112之第一導電型摻質數量。
應注意的是，第1A-1B圖所示之實施例僅為說明之用，本揭露之範圍並不以此為限。除上述第1A-1B圖所示之實施例以外，本揭露之第一導電型摻雜區亦可有其它配置，如第2A-2B圖之實施例所示。本揭露之範圍並不以第1A-1B圖所示之實施例為限。此部分將於後文詳細說明。
應注意的是，後文中與前文相同或相似的元件或膜層將以相同或相似之標號表示，其材料、製造方法與功能皆與前文所述相同或相似，故此部分在後文中將不再贅述。
第2A圖係本揭露另一些實施例之半導體裝置200之上視圖。第2B圖係沿著第2A圖之線段2B-2B’所繪製之剖面圖。如第2A-2B圖所示，上述第一導電型摻雜區112之第一側112S1與汲極區110之間的距離為0。易言之，此第一導電型摻雜區112直接接觸汲極區110。
應注意的是，第1A-2B圖所示之實施例僅為說明之用，本揭露之範圍並不以此為限。除上述第1A-2B圖所示之實施例以外，本揭露之第一導電型摻雜區亦可有其它配置及其它摻雜濃度分佈，如第3A-3B圖之實施例所示。本揭露之範圍並不以第1A-2B圖所示之實施例為限。此部分將於後文詳細說明。
第3A圖係本揭露另一些實施例之半導體裝置300之上視圖。第3B圖係沿著第3A圖之線段3B-3B’所繪製之剖面圖。如第3A-3B圖所示，第一導電型摻雜區112具有逐漸改變之摻雜濃度，且此第一導電型摻雜區112中的摻雜濃度係由源極區108朝汲極區110逐漸增加。
詳細而言，在本揭露一些實施例中，如第3A-3B圖所示，第一導電型摻雜區112由汲極區110朝源極區108依序包括區域112A、區域112B、區域112C及區域112D，其中區域112A及區域112B係位於第一子區域120A中，而區域112C及區域112D係位於第二子區域120B。且區域112A之第一導電型摻質之摻雜濃度大於區域112B之第一導電型摻質之摻雜濃度，而區
域112B之第一導電型摻質之摻雜濃度大於區域112C之第一導電型摻質之摻雜濃度，區域112C之第一導電型摻質之摻雜濃度大於區域112D之第一導電型摻質之摻雜濃度。
此外，在本揭露一些實施例中，區域112A內之摻雜濃度可均勻且相同。然而，在其它實施例中，區域112A內之摻雜濃度可由源極區108朝汲極區110逐漸增加。應注意的是，區域112A內之摻雜濃度可作任何適當之分佈，只要第一子區域120A中的第一導電型摻雜區112之第一導電型摻質數量多於第二子區域120B中的第一導電型摻雜區112之第一導電型摻質數量即可。此外，區域112B、區域112C及區域112D中的摻雜濃度分佈亦可類似或相同於上述之區域112A，故在此不再贅述。
本揭露一些實施例藉由使第一導電型摻雜區112中的摻雜濃度由源極區108朝汲極區110逐漸增加，可使位於源極區108與汲極區110之間的區域120中，較靠近汲極區110之第一子區域120A中的第一導電型摻雜區112之第一導電型摻質數量多於較靠近源極區108之第二子區域120B中的第一導電型摻雜區112之第一導電型摻質數量，使空乏區116較靠近汲極區110，故可使第3B圖中靠近汲極區110處的電流路徑I較長，且通道區寬度較小，也因此汲極區110處較源極區108處容易被夾止。因此，可降低半導體裝置300的夾止電壓(pinch-off voltage)的絕對值，並使截止電壓(cut-off voltage)的絕對值相對於夾止電壓的絕對值升高。易言之，裝置之夾止電壓(pinch-off voltage)的絕對值係不等於且小於截止電壓(cut-off voltage)的絕對值，並可藉此進一步增加半導體裝置300之系統電壓
(VDD)的應用範圍，且使其輸出電壓(Vout)之電壓操作範圍變大，提升半導體裝置300的性能。
需注意的是，雖然於第3A-3B圖之實施例中，第一導電型摻雜區112係包括摻雜濃度不同之四個區域，然而本揭露之範圍並不限於此，第一導電型摻雜區112可包括更多或更少個摻雜濃度彼此不同之四個區域。此外，雖然於第3A-3B圖之實施例中，第一導電型摻雜區112中的濃度變化為不連續的，然而，在其它實施例中，此第一導電型摻雜區112中的濃度變化亦可為連續的變化，且摻雜濃度由源極區108朝汲極區110逐漸增加。因此，本揭露之範圍並不限於第3A-3B圖之實施例。
在本揭露一些實施例中，摻雜濃度由源極區108朝汲極區110逐漸增加之第一導電型摻雜區112可藉由具有逐漸變化之開口密度的罩幕層或逐漸變化之開口大小的罩幕層配合離子佈植步驟形成。例如，上述罩幕層可於需較大摻雜濃度之區域(例如區域112A)具有較大之開口密度，或較大之開口尺寸，而於需較小摻雜濃度之區域(例如區域112D)具有較小之開口密度，或較小之開口尺寸，故於離子佈植步驟後，罩幕層具有較大之開口密度或較大之開口尺寸之部分所對應之第一導電型摻雜區112之區域(例如區域112A)會具有較大之摻雜濃度，而罩幕層具有較小之開口密度或較小之開口尺寸之部分所對應之第一導電型摻雜區112之區域(例如區域112D)會具有較小之摻雜濃度。
此外，在其它實施例中，此第一導電型摻雜區112
亦可藉由使用多灰階罩幕形成，而此多灰階罩幕可包括干涉型罩幕(Gray Tone Mask)和半調式罩幕(half tone mask)。或者，在其它實施例中，亦可分別用多個圖案化罩幕層及多次佈植能量不同之離子佈植步驟形成此第一導電型摻雜區112。
此外，在本揭露一些實施例中，如第3A-3B圖所示，第一導電型摻雜區112與源極區108及汲極區110之間的距離相同。例如，在本揭露一些實施例中，如第3A-3B圖所示，第一導電型摻雜區112與源極區108及汲極區110之間的距離皆為0。易言之，第一導電型摻雜區112與源極區108及汲極區110皆直接接觸。
應注意的是，第3A-3B圖所示之實施例僅為說明之用，本揭露之範圍並不以此為限。除上述第3A-3B圖所示之實施例以外，本揭露之第一導電型摻雜區112與源極區108及汲極區110亦可有其它配置，如第4A-4C圖之實施例所示。本揭露之範圍並不以第3A-3B圖所示之實施例為限。此部分將於後文詳細說明。
應注意的是，後文中與前文相同或相似的元件或膜層將以相同或相似之標號表示，其材料、製造方法與功能皆與前文所述相同或相似，故此部分在後文中將不再贅述。
第4A圖係本揭露另一些實施例之半導體裝置400A之上視圖。第4A圖所示之實施例與前述第3A-3B圖之實施例之差別在於第一導電型摻雜區112與源極區108及汲極區110之間的距離不同，且第一導電型摻雜區112與汲極區110之間的距離為0，第一導電型摻雜區112與源極區108之間的距離不為0。
第4B圖係本揭露另一些實施例之半導體裝置400B之上視圖。第4B圖所示之實施例與前述第3A-3B圖之實施例之差別在於第一導電型摻雜區112與源極區108及汲極區110之間的距離皆不為0，且此第一導電型摻雜區112與源極區108及汲極區110之間的距離相同。然而，此技術領域中具有通常知識者當知此在其它實施例中，第一導電型摻雜區112與源極區108及汲極區110之間的距離亦可不同。
第4C圖係本揭露另一些實施例之半導體裝置400C之上視圖。第4C圖所示之實施例與前述第3A-3B圖之實施例之差別在於第一導電型摻雜區112與源極區108及汲極區110之間的距離不同，且第一導電型摻雜區112與源極區108之間的距離為0，第一導電型摻雜區112與汲極區110之間的距離不為0。
此外，需注意的是，雖然半導體裝置400C中第一導電型摻雜區112較靠近源極區108，然而由於第一導電型摻雜區112靠近汲極區110之部分的摻雜濃度較高，故此半導體裝置400C中，於第一子區域120A中的第一導電型摻雜區112之第一導電型摻質數量仍多於第二子區域120B中的第一導電型摻雜區112之第一導電型摻質數量。
綜上所述，本揭露實施例係藉由使設於源極區及汲極區之間的第一導電型摻雜區與上述源極區及汲極區的距離不同，或/及藉由使此第一導電型摻雜區具有逐漸改變之摻雜濃度，以使位於源極區與汲極區之間的區域中，較靠近汲極區之部分(亦即第一子區域)中的第一導電型摻雜區的第一導電型摻質數量多於較靠近源極區之部分(亦即第二子區域)中的第
一導電型摻雜區的第一導電型摻質數量，以使裝置之夾止電壓(pinch-off voltage)的絕對值小於截止電壓(cut-off voltage)的絕對值，並可藉此進一步增加半導體裝置之系統電壓(VDD)的應用範圍，且使其輸出電壓(Vout)之電壓操作範圍變大，增加裝置的性能。
此外，應注意的是，雖然在以上之實施例中，皆以第一導電型為P型，第二導電型為N型說明，然而，此技術領域中具有通常知識者當可理解第一導電型亦可為N型，而此時第二導電型則為P型。
值得注意的是，以上所述之元件尺寸、元件參數、以及元件形狀皆非為本揭露之限制條件。此技術領域中具有通常知識者可以根據不同需要調整這些設定值。另外，本揭露之半導體裝置並不僅限於第1A-4C圖所圖示之狀態。本揭露可以僅包括第1A-4C圖之任何一或複數個實施例之任何一或複數項特徵。換言之，並非所有圖示之特徵均須同時實施於本揭露之半導體裝置中。
此外，雖然前文舉出各個摻雜區於一些實施例之摻雜濃度。然而，本領域具有通常知識者可瞭解的是，各個摻雜區之摻雜濃度可依照特定裝置型態、技術世代、最小元件尺寸等所決定。因此，各個摻雜區之摻雜濃度可依照技術內容重新評估，而不受限於在此所舉之實施例。
雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本
揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。
100‧‧‧半導體裝置
102‧‧‧基板
104‧‧‧第二導電型井區
106‧‧‧第一導電型井區
108‧‧‧源極區
108S1‧‧‧邊緣
108S2‧‧‧邊緣
110‧‧‧汲極區
110S1‧‧‧邊緣
110S2‧‧‧邊緣
112‧‧‧第一導電型摻雜區
112S1‧‧‧第一側
112S2‧‧‧第二側
114A‧‧‧閘極區
114B‧‧‧閘極區
120‧‧‧區域
120A‧‧‧第一子區域
120B‧‧‧第二子區域
120S1‧‧‧邊緣
120S2‧‧‧邊緣
120S3‧‧‧邊緣
120L‧‧‧中心線
D1‧‧‧距離
D2‧‧‧距離
D3‧‧‧距離
A1‧‧‧方向
A2‧‧‧方向
1B-1B’‧‧‧線段
Claims (10)
- 一種半導體裝置，包括：一基板；一源極區與一汲極區，設於該基板中；一第一導電型摻雜區，設於該基板中，且設於該源極區與該汲極區之間，其中該第一導電型摻雜區具有一第一導電型，其中位於該源極區與該汲極區之間的區域係分為鄰近該汲極區之一第一子區域以及鄰近該源極區之一第二子區域，且該第一子區域中的該第一導電型摻雜區之第一導電型摻質數量多於該第二子區域中的該第一導電型摻雜區之第一導電型摻質數量；二閘極區，設於該基板中，且設於該第一導電型摻雜區之兩側；及一第二導電型通道區，設於該基板中，其中該第二導電型通道區係設於該源極區與該汲極區之間，且設於該二閘極區之間，其中該第二導電型通道區位於該第一導電型摻雜區之一底表面下以及該第一導電型摻雜區鄰近該源極區與該汲極區之兩側邊旁，且該第二導電型通道區具有一第二導電型，其中該第一導電型與該第二導電型不同。
- 如申請專利範圍第1項所述之半導體裝置，其中該第一導電型摻雜區與該源極區及該汲極區之間的距離不同，且該第一導電型摻雜區具有鄰近該汲極區之第一側以及鄰近該源極區之第二側，且該第一側與第二側互為相反側；其中該第一側與該汲極區之間的距離為一第一距離；其中該第二側與該源極區之間的距離為一第二距離； 其中該第一距離小於該第二距離。
- 如申請專利範圍第2項所述之半導體裝置，其中該第一距離為0。
- 如申請專利範圍第2項所述之半導體裝置，其中該第一導電型摻雜區中的摻雜濃度相同。
- 如申請專利範圍第1項所述之半導體裝置，其中該第一導電型摻雜區具有逐漸改變之摻雜濃度，且該第一導電型摻雜區中的摻雜濃度由該源極區朝該汲極區逐漸增加。
- 如申請專利範圍第5項所述之半導體裝置，其中該第一導電型摻雜區與該源極區及該汲極區之間的距離相同。
- 如申請專利範圍第6項所述之半導體裝置，其中該第一導電型摻雜區與該源極區及該汲極區之間的距離皆為0。
- 如申請專利範圍第1項所述之半導體裝置，其中該第一導電型摻雜區與該源極區之間的距離小於該第一導電型摻雜區與該汲極區之間的距離。
- 如申請專利範圍第1項所述之半導體裝置，更包括：一第二導電型井區，設於該基板中，其中該源極區、該汲極區、該第一導電型摻雜區與該第二導電型通道區皆設於該第二導電型井區中。
- 如申請專利範圍第1項所述之半導體裝置，其中該半導體裝置之夾止(pinch off)電壓之絕對值小於截止(cut off)電壓之絕對值。
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