TW201721869A - 半導體裝置 - Google Patents
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Abstract
本發明之目的在於令半導體裝置的性能提高。為了達成上述目的，在半導體晶片CP1內，形成功率MOSFET與用來檢測功率MOSFET的電流的感測MOSFET，並利用功率MOSFET用的源極電極ES1形成源極襯墊PDS1a與凱氏襯墊PDK。源極襯墊PDS1a，係用來輸出流過功率MOSFET的電流的襯墊；凱氏襯墊PDK，係用來檢測功率MOSFET的源極電位的襯墊。源極電極ES1，具有狹縫SL1，在俯視下，狹縫SL1的至少一部分，配置在源極襯墊PDS1a與凱氏襯墊PDK之間。
Description
本發明係關於一種半導體裝置，其可適當應用於例如具有功率電晶體與電流檢測用電晶體的半導體裝置。
於日本特開平8－334534號公報（專利文獻1）、日本特表2006－500780號公報（專利文獻2）、美國專利第5034796號（專利文獻3）以及非專利文獻1，記載了關於具備電流檢測電路的功率半導體裝置的技術。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開平8－334534號公報 [專利文獻2]日本特表2006－500780號公報 [專利文獻3]美國專利第5034796號說明書 [非專利文獻]
[非專利文獻1]“Power metal oxide semiconductor field effect transistors with accurate current sensing function over a wide temperature range”, IET Power Electron., 2011, Vol.4, Iss 5, pp503-507.
[發明所欲解決的問題] 在具有功率電晶體與電流檢測用電晶體的半導體裝置中，吾人期望令其性能提高。
其他的問題與新穎性特徴，根據本說明書的記述以及所附圖式應可明瞭。 [解決問題的手段]
若根據本發明一實施態樣，具有功率MOSFET與用來檢測該功率MOSFET的電流的感測MOSFET的半導體裝置，具有由該功率MOSFET用的源極電極所形成的第1源極襯墊以及第2源極襯墊。該第1源極襯墊，係用來輸出流過該功率MOSFET的電流的襯墊；該第2源極襯墊，係用來檢測該功率MOSFET的源極電位的襯墊。該源極電極，具有狹縫，在俯視下，該狹縫的至少一部分，配置在該第1源極襯墊與該第2源極襯墊之間。 [發明的功效]
若根據本發明一實施態樣，便可令半導體裝置的性能提高。
在以下的實施態樣中，於便宜作法上有其必要時，會分割成複數個段落或實施態樣進行説明，惟除了特別明示的情況之外，該等內容並非互無相關，而係具有其中一方為另一方的部分或全部的變化實施例、詳細說明、補充説明等的關係。另外，在以下的實施態樣中，當提及要件的數目等（包含個數、數値、數量、範圍等）時，除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外，並非僅限於所提及的數值，在所提及的數值以上或以下均可。再者，在以下的實施態樣中，其構成要件（亦包含要件步驟等），除了特別明示的情況以及認為在原理上明顯為必須的情況等之外，並非一定為必要構件，自不待言。同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外，亦包含實質上與該形狀等近似或類似的態樣等。此點，針對上述數值以及範圍也是同樣。
以下，係根據圖式詳細説明實施態樣。另外，在用來說明實施態樣的全部圖式中，對具有相同功能的構件會附上相同的符號，其重複説明省略。另外，在以下的實施態樣中，除了特別有其必要時以外，相同或同樣的部分的説明原則上不重複。
另外，在實施態樣所使用的圖式中，即使是剖面圖，為了令圖式更容易檢視，有時也會省略影線。另外，即使是俯視圖，為了令圖式更容易檢視，有時也會附上影線。
另外，在本案中，將電場效應電晶體記載為MOSFET（Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效電晶體）或簡單記載為MOS，不僅使用氧化膜作為閘極絶緣膜的態樣，亦包含使用氧化膜以外的絶緣膜作為閘極絶緣膜的態樣。
（實施態樣1） ＜關於電路構造＞ 圖1，係表示使用本發明一實施態樣之半導體晶片（半導體裝置）CP1的電子裝置的一例的電路圖。
圖1所示之電子裝置所使用的半導體晶片CP1，具有功率MOSFET（Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效電晶體）1，以及用來檢測流過功率MOSFET1的電流的感測MOSFET2。亦即，在圖1中，被附上符號CP1的虛線所包圍的部分，係由半導體晶片CP1所構成。
半導體晶片CP1，內建功率MOSFET1以及感測MOSFET2，同時具有汲極端子DT、閘極端子GT、源極端子ST1、源極端子ST2，以及凱氏端子KT。另外，汲極端子DT，對應後述的背面電極BE；閘極端子GT，對應後述的閘極襯墊PDG；源極端子ST1，對應後述的源極襯墊PDS1a、PDS1b；源極端子ST2，對應後述的源極襯墊PDS2；凱氏端子KT，對應後述的凱氏襯墊PDK。
形成於半導體晶片CP1內的功率MOSFET1的汲極、源極以及閘極，分別與汲極端子DT、源極端子ST1以及閘極端子GT連接。另外，形成於半導體晶片CP1內的感測MOSFET2的汲極、源極以及閘極，分別與汲極端子DT、源極端子ST2以及閘極端子GT連接。另外，形成於半導體晶片CP1內的功率MOSFET1的源極，亦與凱氏端子KT連接。
半導體晶片CP1的汲極端子DT（背面電極BE），與電源（電池）BAT的高電位側連接，從電源BAT對半導體晶片CP1的汲極端子DT供給電源電位（電源電壓）VIN。半導體晶片CP1的源極端子ST1，與負載LOD的一端連接，負載LOD的另一端，與接地電位（大地電位、固定電位）GND連接。亦即，在半導體晶片CP1的源極端子ST1與接地電位GND之間，隔設著負載LOD。因此，功率MOSFET1的源極，透過源極端子ST1，與負載LOD連接。因此，形成功率MOSFET1與負載LOD在電源電位VIN（電源BAT的高電位側）與接地電位GND之間串聯連接的狀態。關於負載LOD，可列舉出例如燈具、電磁線圈或馬達等。
半導體晶片CP1的閘極端子GT，與驅動電路（drive circuit）DR電連接。驅動電路DR，係控制功率MOSFET1的閘極的電位，以控制功率MOSFET1的動作的電路。驅動電路DR，與控制電路部CLC連接，被控制電路部CLC所控制。被控制電路部CLC所控制的驅動電路DR，對半導體晶片CP1的閘極端子GT供給閘極信號（閘極電壓），藉此，對功率MOSFET1以及感測MOSFET2的各閘極供給閘極信號（閘極電壓）。藉由從驅動電路DR對功率MOSFET1以及感測MOSFET2的各閘極所供給的閘極信號，控制功率MOSFET1以及感測MOSFET2的導通／切斷。另外，由於閘極端子GT與功率MOSFET1的閘極以及感測MOSFET2的閘極連接，故共通的閘極信號從驅動電路DR供給到功率MOSFET1的閘極與感測MOSFET2的閘極。另外，亦可設置成在半導體晶片CP1的閘極端子GT與驅動電路DR之間隔設電阻元件（圖中未顯示），並從驅動電路DR經由該電阻元件對半導體晶片CP1的閘極端子GT供給閘極信號的態樣。
功率MOSFET1，係開關用的電晶體（開關元件）。若對功率MOSFET1的閘極施加導通電壓（閾値電壓以上的閘極電壓），令功率MOSFET1形成導通狀態（導通狀態），電流便會流過在電源電位VIN與接地電位GND之間串聯連接的功率MOSFET1以及負載LOD。另一方面，若對功率MOSFET1的閘極施加切斷電壓（小於閾値電壓的閘極電壓），令功率MOSFET1形成切斷狀態（非導通狀態），電流便不會流過串聯連接的功率MOSFET1以及負載LOD。因此，藉由控制功率MOSFET1，便可控制流過負載LOD的電流。
功率MOSFET1，形成於半導體晶片CP1。另外，該功率MOSFET1，例如係由n通道型的電場效應電晶體所形成。在此，該電場效應電晶體的通道形成於半導體晶片CP1的厚度方向上。此時，由於比起沿著半導體晶片CP1的主面（與半導體晶片CP1的厚度方向正交的面）形成通道的電場效應電晶體而言更可增加每單位面積的通道寬度，進而能夠降低導通電阻，故可實現半導體晶片的小型化，並令半導體封裝體小型化。
感測MOSFET2，係用來檢測流過功率MOSFET1的電流的電場效應電晶體。另外，圖1所示的電子裝置，具有檢測流過感測MOSFET2的電流的電流檢測電路部DKC。電流檢測電路部DKC，具有電晶體TR1、電阻（感測電阻）RST，以及作為差動放大器的運算放大器（差動放大器、放大電路）AMP1。流過功率MOSFET1的電流，可被感測MOSFET2以及電流檢出電路部DKC間接地檢測出。
感測MOSFET2，與功率MOSFET1一起，形成於半導體晶片CP1內。另一方面，電流檢測電路部DKC，形成於半導體晶片CP1的外部。感測MOSFET2，以在半導體晶片CP1內與功率MOSFET1構成電流鏡電路的方式形成，例如，具備功率MOSFET1的1／20000的尺寸。該尺寸比可因應需要變更，茲將該尺寸比設為1／20000，並在以下進行説明。
感測MOSFET2，其汲極以及閘極與功率MOSFET1共通。亦即，感測MOSFET2與功率MOSFET1，其汲極互相電連接而共通，該共通汲極與汲極端子DT連接，對感測MOSFET2的汲極與功率MOSFET1的汲極供給相同的電位（電源電位VIN）。另外，感測MOSFET2與功率MOSFET1，其閘極互相電連接而共通，該共通閘極與閘極端子GT連接，對感測MOSFET2的閘極與功率MOSFET1的閘極輸入相同的閘極信號（閘極電壓）。
另一方面，感測MOSFET2的源極，並未與功率MOSFET1的源極共通。功率MOSFET1的源極與源極端子ST1連接，該源極端子ST1與負載LOD連接，相對於此，感測MOSFET2的源極與源極端子ST2連接，該源極端子ST2與電晶體TR1的源極連接。因此，感測MOSFET2的源極，透過源極端子ST2，與電晶體TR1（的源極）連接。電晶體TR1，係p通道型MOSFET。電晶體TR1，可發揮作為被運算放大器AMP1所控制的電阻元件（可變電阻元件）的功能。
電晶體TR1的汲極，與電阻RST連接，該電阻RST，係電流、電壓轉換用的電阻元件。具體而言，電晶體TR1的汲極與電阻RST的一端連接，電阻RST的另一端與接地電位GND連接。亦即，電晶體TR1的汲極，透過電阻RST與接地電位GND連接。因此，形成感測MOSFET2、電晶體TR1以及電阻RST，在電源電位VIN（電源BAT的高電位側）與接地電位GND之間，從電源電位VIN側以該順序串聯連接的狀態。
運算放大器AMP1的2個輸入節點（N1、N2）分別與凱氏端子KT以及源極端子ST2連接。具體而言，功率MOSFET1的源極，透過凱氏端子KT，與運算放大器AMP1的正轉輸入的節點（第1輸入節點）N1連接，另外，感測MOSFET2的源極，透過源極端子ST2，與運算放大器AMP1的反轉輸入的節點（第2輸入節點）N2連接。然後，運算放大器AMP1的輸出節點N3，與電晶體TR1的閘極連接。藉由從運算放大器AMP1的輸出節點N3對電晶體TR1的閘極所供給的閘極電壓，電晶體TR1的閘極被驅動，藉此電晶體TR1的電阻（源極、汲極間的電阻）受到控制。
感測MOSFET2，係用來檢測流過功率MOSFET1的電流IPW
的元件。當感測MOSFET2的源極電壓與功率MOSFET1的源極電壓相等時，藉由前述的電流鏡構造，電流IPW
的既定比率（在此為1／20000）的電流會流過感測MOSFET2。亦即，以當電流IPW
流過功率MOSFET1時，流過感測MOSFET2的電流ISE
為電流IPW
的1／20000（亦即ISE
＝IPW
／20000）的方式，設定了功率MOSFET1與感測MOSFET2的尺寸比。為了令該感測MOSFET2的源極電壓與功率MOSFET1的源極電壓相等，並以高精度檢測功率MOSFET1的電流IPW
，遂設置了運算放大器AMP1以及電晶體TR1。
亦即，利用運算放大器AMP1調整電晶體TR1的閘極電壓，令節點N1的電位與節點N2的電位相等，藉此控制電晶體TR1的電阻値（源極、汲極間的電阻値）。亦即，藉由調整電晶體TR1的閘極電壓，便可控制電晶體TR1的電阻値，另外，藉由調整電晶體TR1的電阻値，便可控制源極端子ST2的電位。藉此，便可利用電晶體TR1的閘極電壓，控制源極端子ST2的電位。然後，運算放大器AMP1，控制對電晶體TR1的閘極所供給的閘極電壓，令節點N1的電位與節點N2的電位相等，藉此，令節點N1所連接的凱氏端子KT的電位與節點N2所連接的源極端子ST2的電位相等。藉此，凱氏端子KT的電位與源極端子ST2的電位相等，進而功率MOSFET1與感測MOSFET2的動作點相等，故可將流過功率MOSFET1的電流IPW
（從而流過負載LOD的負載電流），以既定的比率（在此為1／20000）正確地複製成流過感測MOSFET2的電流ISE
。
流過感測MOSFET2的電流ISE
，經由電晶體TR1流到電阻RST，由電阻RST實行電流－電壓轉換。亦即，藉由電晶體TR1的汲極與電阻RST連接，便可將流過感測MOSFET2的電流値（ISE
），轉換成電晶體TR1的汲極與電阻RST之間的端子（感測端子）TE1的電壓値。因此，流過感測MOSFET2的電流値（ISE
），在端子TE1作為電壓（感測電壓）輸出。另外，端子TE1，隔設在電晶體TR1的汲極與電阻RST之間，電晶體TR1的汲極，透過端子TE1與電阻RST的一端連接。
流過感測MOSFET2的電流ISE
越大，端子TE1的電壓値越大，具體而言，端子TE1的電壓値與流過感測MOSFET2的電流ISE
的値大致成正比。例如，端子TE1的電壓値，係大致對應電阻RST的電阻値與電流ISE
的電流値的積的値。因此，藉由檢測或監測端子TE1的電壓値，便可檢測或監測流過感測MOSFET2的電流値（ISE
）。另外，由於流過感測MOSFET2的電流ISE
，會經由源極端子ST2以及電晶體TR1流過電阻RST，故流過電阻RST的電流，與流過感測MOSFET2的電流ISE
實質上相同。
若功率MOSFET1與感測MOSFET2的尺寸比（在此為1／20000）為已知，則藉由檢測或監測端子TE1的電壓値，便可算出（逆運算）流過功率MOSFET1的電流IPW
，藉此，便可算出（逆演算）流過負載LOD的電流。亦即，若檢測端子TE1的電壓値，並從該電壓値算出流過感測MOSFET2的電流値（ISE
），該電流値（ISE
）的20000倍的電流（IPW
），會流過功率MOSFET1，因此，會流過負載LOD。另外，由於流過功率MOSFET1的電流IPW
，經由源極端子ST1流過負載LOD，故流過負載LOD的電流，與流過功率MOSFET1的電流IPW
實質上相同。
利用運算放大器AMP1、電晶體TR1以及電阻RST，構成電流檢測電路部DKC，藉由該電流檢測電路部DKC，便可檢測流過感測MOSFET2的電流ISE
。藉由在半導體晶片CP1內與功率MOSFET1一併設置的感測MOSFET2以及該電流檢測電路部DKC，便可間接地檢測流過功率MOSFET1的電流IPW
，藉此，便可間接地檢測流過負載LOD的電流。
端子TE1，例如與控制電路部CLC連接，端子TE1的電壓値，被控制電路部CLC檢測或監測。控制電路部CLC，藉由檢測或監測端子TE1的電壓値，便可檢測或監測流過感測MOSFET2的電流ISE
，藉此，便可間接地檢測或監測流過功率MOSFET1的電流IPW
（從而流過負載LOD的電流）。
例如，當負載LOD為燈具時，藉由監測端子TE1的電壓値，以間接地監測流過功率MOSFET1的電流値（從而流過負載LOD的電流値），便可在燈具發生斷線等問題時迅速地檢測到該等問題。另外，當負載LOD為馬達（馬達用的線圈）時，藉由監測端子TE1的電壓値，以間接地監測流過功率MOSFET1的電流値（從而流過負載LOD的電流値），便可檢測到馬達的旋轉速度等。
控制電路部CLC，包含：控制驅動電路DR的控制電路，以及檢測或監測端子TE1的電壓値的控制電路。另外，控制電路部CLC，亦可更包含將電源BAT所供給的電源電位VIN轉換成既定的動作電壓（動作用的電源電壓）的電壓生成電路（調節器）。控制電路部CLC，可由單數或複數個電子零件所形成。另外，電流檢測電路部DKC，可由單數或複數個電子零件所形成。亦可將控制電路部CLC的一部分或全部，與電流檢測電路部DKC的一部分或全部，形成於共通的電子零件（半導體晶片）內。
像這樣，便可從流過感測MOSFET2的電流ISE
，間接地檢測出流過功率MOSFET1的電流IPW
。因此，若可將發生於流過感測MOSFET2的電流ISE
與流過功率MOSFET1的電流IPW
的比（感測比）的各種差異主因除去，便可對功率MOSFET1實行高精度的電流檢測。
＜關於半導體晶片的構造＞ 接著，針對上述形成了功率MOSFET1以及感測MOSFET2的半導體晶片CP1的構造進行説明。另外，半導體晶片CP1，可視為係半導體裝置。
圖2～圖4，係表示半導體晶片CP1的晶片布局的俯視圖，圖5，係半導體晶片CP1的部分放大俯視圖（主要部位俯視圖），圖6以及圖7，係半導體晶片CP1的主要部位剖面圖。其中，圖2，對應半導體晶片CP1的頂面圖，顯示出半導體晶片CP1的表面側（亦即形成了結合襯墊的該側的主面）。另外，圖2雖係俯視圖，惟為了令圖式更容易檢視，茲對結合襯墊（閘極襯墊PDG、源極襯墊PDS1a、PDS1b、源極襯墊PDS2，以及凱氏襯墊PDK）附上影線。另外，圖3，將半導體晶片CP1中的金屬層（閘極電極EG、閘極配線EGW以及源極電極ES1、ES2）附上影線表示之，另外，將結合襯墊（閘極襯墊PDG、源極襯墊PDS1a、PDS1b、源極襯墊PDS2，以及凱氏襯墊PDK）的位置以虛線表示。另外，圖4，將半導體晶片CP1中的主MOS區域RG1以及感測MOS區域RG2附上影線表示之，另外，將結合襯墊（閘極襯墊PDG、源極襯墊PDS1a、PDS1b、源極襯墊PDS2，以及凱氏襯墊PDK）的位置以虛線表示。另外，在圖3以及圖4中以虛線表示的結合襯墊（閘極襯墊PDG、源極襯墊PDS1a、PDS1b、源極襯墊PDS2，以及凱氏襯墊PDK）的位置，對應在圖2中附上影線表示的區域。圖5，係將在圖4中以二點鏈線所圍的區域RG3放大的部分放大俯視圖，其顯示出主MOS區域RG1以及感測MOS區域RG2中的溝槽式閘極電極TG、n＋
型半導體區域NR以及p＋
型半導體區域PR2的布局。另外，為了令圖式更容易檢視，在圖5中對溝槽式閘極電極TG附上影線。另外，圖6，大致對應圖5的A1－A1線的剖面圖，在圖6中，符號RG1所示的部分（範圍）對應主MOS區域RG1的主要部位剖面圖，在圖6中，符號RG2所示的部分（範圍）對應感測MOS區域RG2的主要部位剖面圖。另外，圖7，顯示出主MOS區域RG1的主要部位剖面圖，以及形成了閘極配線EGW與閘極電極EG的區域的主要部位剖面圖。另外，於各俯視圖，顯示出X方向與Y方向，X方向與Y方向，係互相交叉的方向，宜為互相正交的方向。另外，在各俯視圖中，X方向以及Y方向為共通的。半導體晶片CP1，具有由平行於X方向的2個邊與平行於Y方向的2個邊所形成的四角形狀的平面形狀。
上述功率MOSFET1以及感測MOSFET2，形成於構成半導體晶片CP1的半導體基板SB的主面。如圖6以及圖7所示的，半導體基板SB，例如係由導入了砷（As）等的n型雜質的n型的單晶矽等所構成。
作為半導體基板SB，亦可使用所謂的磊晶晶圓。當使用磊晶晶圓作為半導體基板SB時，其係由基板本體（半導體基板）與磊晶半導體層所構成，該基板本體係由導入了例如砷（As）等的n型雜質的n＋
型的單晶矽等所構成，該磊晶半導體層係形成於該基板本體的主面上且由例如n－
型的矽單結晶所構成的磊晶半導體層。
於半導體基板SB的主面，因應需要形成例如由氧化矽膜等所構成的場絶緣膜（在此並未在圖中顯示）。該場絶緣膜，可發揮作為用來限定（劃定）活性區域的元件分離區域的功能。
在主MOS區域RG1中，於半導體基板SB，形成了構成功率MOSFET1的複數個單位電晶體單元，功率MOSFET1，係由設置於主MOS區域RG1的該等複數個單位電晶體單元並聯連接所形成。另外，在感測MOS區域RG2中，於半導體基板SB，形成了構成感測MOSFET2的複數個單位電晶體單元，感測MOSFET2，係由設置於感測MOS區域RG2的該等複數個單位電晶體單元並聯連接所形成。
形成於主MOS區域RG1的各個單位電晶體單元，與形成於感測MOS區域RG2的各個單位電晶體單元，基本上具有相同的構造（構成），主MOS區域RG1與感測MOS區域RG2，其面積不同，主MOS區域RG1比感測MOS區域RG2面積更大。換言之，感測MOS區域RG2比主MOS區域RG1面積更小。因此，單位電晶體單元的連接數，在功率MOSFET1與感測MOSFET2並不相同，構成感測MOSFET2的並聯連接的單位電晶體單元的數目，比構成功率MOSFET1的並聯連接的單位電晶體單元的數目更少。因此，若在感測MOSFET2與功率MOSFET1源極電位相同，則於感測MOSFET2會流過比流過功率MOSFET1的電流更小的電流。主MOS區域RG1以及感測MOS區域RG2的各單位電晶體單元，例如係由溝槽式閘極構造的n通道型的MOSFET所形成。
半導體基板SB，具有作為上述單位電晶體單元的汲極區域的功能。於半導體基板SB的背面（亦即半導體晶片CP1的背面），形成了汲極用的背面電極（背面汲極電極、汲極電極）BE。該背面電極BE，形成於半導體基板SB的背面全部，從而形成於半導體晶片CP1的背面全部。背面電極BE，例如係從半導體基板SB的背面依序堆疊鈦（Ti）層、鎳（Ni）層以及金（Au）層所形成。背面電極BE，對應上述圖1的汲極端子DT。
另外，在主MOS區域RG1以及感測MOS區域RG2中，形成於半導體基板SB中的p型半導體區域（p型本體區域）PR1，具有作為上述單位電晶體單元的通道形成區域的功能。再者，形成於該p型半導體區域PR1的上部的n＋
型半導體區域NR，具有作為上述單位電晶體單元的源極區域的功能。因此，n＋
型半導體區域NR係源極用的半導體區域。亦即，形成於主MOS區域RG1的n＋
型半導體區域NR，係上述功率MOSFET1的源極用的半導體區域，形成於感測MOS區域RG2的n＋
型半導體區域NR，係上述感測MOSFET2的源極用的半導體區域。
另外，在主MOS區域RG1以及感測MOS區域RG2中，於半導體基板SB，形成了從其主面朝半導體基板SB的厚度方向延伸的溝槽TR。溝槽TR，以從n＋
型半導體區域NR的頂面貫通n＋
型半導體區域NR以及p型半導體區域PR1，且端部位於半導體基板SB中的方式形成。若以另一觀察方式，則係在相鄰的溝槽TR之間形成了p型半導體區域PR1，在p型半導體區域PR1的上部，且在與溝槽TR鄰接的位置，形成了源極用的n＋
型半導體區域NR。
於溝槽TR的底面以及側面，形成了由氧化矽等所構成的閘極絶緣膜GF。另外，在溝槽TR內，隔著上述閘極絶緣膜GF埋入了溝槽式閘極電極TG。溝槽式閘極電極TG，例如係由導入了n型雜質（例如磷）的多晶矽膜所構成。溝槽式閘極電極TG，具有作為上述單位電晶體單元的閘極（閘極電極）的功能。因此，形成於主MOS區域RG1的溝槽式閘極電極TG，發揮作為上述功率MOSFET1的閘極的功能，形成於感測MOS區域RG2的溝槽式閘極電極TG，發揮作為上述感測MOSFET2的閘極的功能。
另外，在主MOS區域RG1的周邊部位與感測MOS區域RG2的周邊部位，在半導體基板SB上，形成了由與溝槽式閘極電極TG同一層的導電性膜所構成的閘極引出用的配線部TGL，溝槽式閘極電極TG與閘極引出用的配線部TGL，形成一體，互相電連接。另外，溝槽式閘極電極TG，埋入溝槽TR，另一方面，閘極引出用的配線部TGL，並非配置在溝槽TR內，而係配置在半導體基板SB上，並在半導體基板SB上延伸。閘極引出用的配線部TGL，透過形成於覆蓋其之絶緣膜IL的接觸孔（開口部、貫通孔）CT1與閘極配線EGW電連接。
閘極配線EGW，透過閘極引出用的配線部TGL與形成於主MOS區域RG1的複數個溝槽式閘極電極TG電連接，同時透過閘極引出用的配線部TGL與形成於感測MOS區域RG2的複數個溝槽式閘極電極TG電連接。因此，閘極配線EGW，與主MOS區域RG1的溝槽式閘極電極TG以及感測MOS區域RG2的溝槽式閘極電極TG電連接。閘極配線EGW，在半導體晶片CP1的主面，以沿著外周圍的方式延伸。閘極電極EG，係用來形成閘極襯墊PDG的電極部（導體部），閘極電極EG的寬度，比閘極配線EGW的寬度更大。閘極電極EG與閘極配線EGW，形成一體，因此，閘極電極EG與閘極配線EGW，互相電連接。藉此，閘極電極EG，透過閘極配線EGW以及閘極引出用的配線部TGL，與形成於主MOS區域RG1的複數個溝槽式閘極電極TG，以及形成於感測MOS區域RG2的複數個溝槽式閘極電極TG電連接。
另一方面，源極電極ES1，透過形成於主MOS區域RG1的絶緣膜IL的接觸孔（開口部、貫通孔）CT2，與形成於主MOS區域RG1的源極用的n＋
型半導體區域NR電連接。另外，該源極電極ES1，在主MOS區域RG1中，與形成於p型半導體區域PR1的上部且形成於各n＋
型半導體區域NR之間的鄰接部位的p＋
型半導體區域PR2電連接，透過其與主MOS區域RG1中的通道形成用的p型半導體區域PR1電連接。p＋
型半導體區域PR2，比p型半導體區域PR1雜質濃度（p型雜質濃度）更高，藉由設置p＋
型半導體區域PR2，便可降低源極電極ES1的接觸電阻。在俯視下，源極電極ES1，形成於遍及主MOS區域RG1的幾乎全部的區域。亦即，在俯視下，源極電極ES1，以覆蓋主MOS區域RG1的幾乎全部區域的方式形成。
另外，源極電極ES2，透過形成於感測MOS區域RG2的絶緣膜IL的接觸孔CT2，與形成於感測MOS區域RG2的源極用的n＋
型半導體區域NR電連接。另外，該源極電極ES2，在感測MOS區域RG2中，與形成於p型半導體區域PR1的上部且形成於各n＋
型半導體區域NR之間的鄰接部位的p＋
型半導體區域PR2電連接，透過其與感測MOS區域RG2中的通道形成用的p型半導體區域PR1電連接。在俯視下，源極電極ES2，形成於遍及感測MOS區域RG2的幾乎全部的區域。亦即，在俯視下，源極電極ES2，以覆蓋感測MOS區域RG2的幾乎全部區域的方式形成。
閘極電極EG、閘極配線EGW以及源極電極ES1、ES2，係在形成了接觸孔CT1、CT2的絶緣膜IL上以填埋接觸孔CT1、CT2的方式形成導電體膜CD，並令該導電體膜CD形成圖案所形成。亦即，閘極電極EG、閘極配線EGW以及源極電極ES1、ES2，係由形成圖案的導電體膜CD所形成。導電體膜CD，係由金屬膜所構成，宜由鋁膜或鋁合金膜所構成。因此，閘極電極EG、閘極配線EGW、源極電極ES1以及源極電極ES2，係由同一層的導電體膜CD所構成，除了閘極電極EG與閘極配線EGW形成一體之外，互相分離。
另外，在圖7的態樣中，埋入接觸孔CT1的部分（栓塞部）的閘極配線EGW，係與接觸孔CT1外的閘極配線EGW形成一體，惟亦可個別形成。同樣地，在圖6以及圖7的態樣中，埋入接觸孔CT2的部分（栓塞部）的源極電極ES1，係與接觸孔CT2外的源極電極ES1形成一體，惟亦可個別形成。同樣地，在圖6的態樣中，埋入接觸孔CT2的部分（栓塞部）的源極電極ES2，係與接觸孔CT2外的源極電極ES2形成一體，惟亦可個別形成。亦即，亦可在接觸孔CT1、CT2內形成導電性的栓塞，之後，在埋入了栓塞的絶緣膜IL上形成導電體膜CD，並令該導電體膜CD形成圖案，藉以形成閘極電極EG、閘極配線EGW以及源極電極ES1、ES2。
導電體膜CD（閘極電極EG、閘極配線EGW以及源極電極ES1、ES2），被由聚醯亞胺樹脂等所構成的絶緣性的保護膜（絶緣膜、鈍化膜）PA所覆蓋。亦即，在絶緣膜IL上，以覆蓋導電體膜CD（閘極電極EG、閘極配線EGW以及源極電極ES1、ES2）的方式，形成了保護膜PA。該保護膜PA，係半導體晶片CP1的最上層的膜層（絶緣膜）。保護膜PA，由於係由絶緣膜所構成，故亦可視為係絶緣膜。於保護膜PA形成了複數個開口部OP，從各開口部OP，導電體膜CD的一部分露出。從開口部OP露出的導電體膜CD，成為襯墊電極（結合襯墊），閘極襯墊PDG、源極襯墊PDS1a、PDS1b、源極襯墊PDS2，以及凱氏襯墊PDK，各自係由從開口部OP露出的導電體膜CD所形成。
亦即，利用從開口部OP之中的閘極用開口部OPG露出的閘極電極EG，形成上述功率MOSFET1以及感測MOSFET2用的閘極襯墊（襯墊電極）PDG。另外，利用從開口部OP之中的源極用開口部OPS1a、OPS1b露出的源極電極ES1，形成上述功率MOSFET1用的源極襯墊（襯墊電極）PDS1a、PDS1b。另外，利用從開口部OP之中的凱氏襯墊用開口部OPK露出的源極電極ES1，形成上述功率MOSFET1用的凱氏襯墊（襯墊電極）PDK。另外，利用從開口部OP之中的源極用開口部OPS2露出的源極電極ES2，形成上述感測MOSFET2用的源極襯墊（襯墊電極）PDS2。閘極襯墊PDG，對應上述圖1的閘極端子GT；源極襯墊PDS1a、PDS1b，對應上述圖1的源極端子ST1；凱氏襯墊PDK，對應上述圖1的凱氏端子KT；源極襯墊PDS2，對應上述圖1的源極端子ST2。
源極襯墊PDS1a、源極襯墊PDS1b以及凱氏襯墊PDK，雖被最上層的保護膜PA分隔，惟仍透過源極電極ES1互相電連接。因此，源極襯墊PDS1a、源極襯墊PDS1b以及凱氏襯墊PDK，透過源極電極ES1，與形成於主MOS區域RG1的複數個單位電晶體單元的源極區域（n＋
型半導體區域NR）電連接。由於凱氏襯墊PDK與源極襯墊PDS1a、PDS1b同樣，也是由從保護膜PA的開口部OP露出的源極電極ES1所形成，故亦可視為係源極襯墊。然而，源極襯墊PDS1a、PDS1b與凱氏襯墊PDK，用途不同，源極襯墊PDS1a、PDS1b，係用來輸出流過功率MOSFET1的電流的襯墊；凱氏襯墊PDK，係用來檢測功率MOSFET1的源極電位的襯墊。在圖2～圖4的態樣中，在俯視下，凱氏襯墊PDK，配置在半導體晶片CP1的主面的角部附近。
另一方面，源極電極ES2，由於與源極電極ES1分離，故源極襯墊PDS2，不會與源極襯墊PDS1a、源極襯墊PDS1b以及凱氏襯墊PDK形成短路，而在電性上分離。源極襯墊PDS2，透過源極電極ES2，與形成於感測MOS區域RG2的複數個單位電晶體單元的源極區域（n＋
型半導體區域NR）電連接。
有時會在各襯墊（PDG、PDK、PDS1a、PDS1b、PDS2）的表面，亦即在從開口部OP的底部露出的部分的導電體膜CD上，形成電鍍層ME。該電鍍層ME，例如，係由從下而上依序形成的銅（Cu）膜、鎳（Ni）膜與金（Au）膜的堆疊膜，或者，從下而上依序形成的鈦（Ti）膜、鎳（Ni）膜與金（Au）膜的堆疊膜等所構成。藉由形成了電鍍層ME，便可抑制或是防止導電體膜CD的鋁的表面氧化。
形成於主MOS區域RG1的複數個單位電晶體單元的溝槽式閘極電極TG，與形成於感測MOS區域RG2的複數個單位電晶體單元的溝槽式閘極電極TG，透過閘極引出用的配線部TGL、閘極配線EGW以及閘極電極EG互相電連接。因此，從閘極襯墊PDG，透過閘極配線EGW以及配線部TGL，對功率MOSFET1的閘極（形成於主MOS區域RG1的複數個單位電晶體單元的溝槽式閘極電極TG），與感測MOSFET2的閘極（形成於感測MOS區域RG2的複數個單位電晶體單元的溝槽式閘極電極TG），供給共通的閘極電壓。
另外，形成於主MOS區域RG1的複數個單位電晶體單元的汲極區域，與形成於感測MOS區域RG2的複數個單位電晶體單元的汲極區域，透過半導體基板SB以及背面電極BE，互相電連接。另外，形成於主MOS區域RG1的複數個單位電晶體單元的汲極區域，與形成於感測MOS區域RG2的複數個單位電晶體單元的汲極區域，係由在p型半導體區域PR1之下維持著n型的部分的半導體基板SB所構成。因此，從背面電極BE，對功率MOSFET1（形成於主MOS區域RG1的複數個單位電晶體單元）的汲極區域，與感測MOSFET2（形成於感測MOS區域RG2的複數個單位電晶體單元）的汲極區域，供給共通的汲極電壓（上述電源電位VIN）。
另外，形成於主MOS區域RG1的複數個單位電晶體單元的源極區域（n＋
型半導體區域NR），與源極電極ES1電連接，同時透過該源極電極ES1互相電連接。另外，形成於感測MOS區域RG2的複數個單位電晶體單元的源極區域（n＋
型半導體區域NR），與源極電極ES2電連接，同時透過該源極電極ES2互相電連接。源極襯墊PDS1a、PDS1b，與上述負載LOD連接，凱氏襯墊PDK以及源極襯墊PDS2，與上述電流檢測電路部DKC連接。
另外，主MOS區域RG1與感測MOS區域RG2，分別成為活動區域，主MOS區域RG1的外周圍區域與感測MOS區域RG2的外周圍區域，成為非活動區域。在此，所謂活動區域，對應可發揮作為電流路徑的功能的區域，非活動區域，對應並未發揮作為電流路徑的功能的區域。在俯視下，主MOS區域RG1與感測MOS區域RG2，分別被非活動區域所包圍。因此，在俯視下，主MOS區域RG1與感測MOS區域RG2之間，隔著非活動區域。
如圖5所示的，主MOS區域RG1的溝槽TR（溝槽式閘極電極TG）與感測MOS區域RG2的溝槽TR（溝槽式閘極電極TG），互相連結。然而，主MOS區域RG1的源極區域（n＋
型半導體區域NR）與感測MOS區域RG2的源極區域（n＋
型半導體區域NR），並未連結，其因為配置在其之間的溝槽TR與p型半導體區域PR1，而在電性上分離。
在該等構造的半導體晶片CP1中，上述功率MOSFET1以及感測MOSFET2的單位電晶體的動作電流，會在汲極用的半導體基板SB與源極用的n＋
型半導體區域NR之間沿著溝槽式閘極電極TG的側面（亦即溝槽TR的側面）朝半導體基板SB的厚度方向流動。亦即，通道沿著半導體晶片CP1的厚度方向形成。
像這樣，半導體晶片CP1，係形成了具有溝槽型閘極構造的縱型MOSFET的半導體晶片，上述功率MOSFET1以及感測MOSFET2，分別由溝槽式閘極型MOSFET所形成。在此，縱型的MOSFET，對應源極、汲極之間的電流朝半導體基板（SB）的厚度方向（與半導體基板的主面大略垂直的方向）流動的MOSFET。
另外，半導體晶片CP1的源極襯墊PDS1a、PDS1b與凱氏襯墊PDK，均與功率MOSFET1（形成於主MOS區域RG1的複數個單位電晶體單元）的源極電連接，惟作為襯墊電極的用途（功能），源極襯墊PDS1a、PDS1b與凱氏襯墊PDK並不相同。
亦即，半導體晶片CP1的源極襯墊PDS1a、PDS1b，係用來輸出流過功率MOSFET1的電流（IPW
）的襯墊電極。因此，半導體晶片CP1的源極襯墊PDS1a、PDS1b，與上述負載LOD電連接，流過功率MOSFET1的電流（IPW
），經由源極襯墊PDS1a、PDS1b流到上述負載LOD。
另一方面，半導體晶片CP1的凱氏襯墊PDK，係用來測定（檢測）功率MOSFET1的源極電位（源極電壓）的襯墊電極。因此，半導體晶片CP1的凱氏襯墊PDK，並未與上述負載LOD電連接，而係與上述電流檢測電路部DKC（更特定而言係電流檢測電路部DKC的運算放大器AMP1）電連接。流過功率MOSFET1的電流（IPW
），幾乎並未從凱氏襯墊PDK輸出，而係經由源極襯墊PDS1a、PDS1b流到上述負載LOD。
亦即，在半導體晶片CP1中，源極襯墊PDS1a、PDS1b係電流輸出用的襯墊電極，凱氏襯墊PDK係電壓測定（電壓檢測）用的襯墊電極。
＜關於半導體封裝體的構造＞ 接著，針對使用了上述半導體晶片CP1的半導體裝置（半導體封裝體）PKG的一例進行説明。
圖8，係半導體裝置PKG的頂面圖；圖9，係半導體裝置PKG的底面圖。圖10，係半導體裝置PKG的平面透視圖，其顯示出透視封裝部MR時的半導體裝置PKG的頂面側的平面透視圖。在圖10中，以虛線表示封裝部MR的外周圍位置。圖11以及圖12，係半導體裝置PKG的剖面圖（側視剖面圖）。圖8的B1－B1線的剖面圖，大致對應圖11；圖8的B2－B2線的剖面圖，大致對應圖12。
圖8～圖12所示之半導體裝置PKG，係包含內建開關用的功率MOSFET1與電流檢測用的感測MOSFET2的半導體晶片CP1的半導體封裝體。
半導體裝置PKG，具有：晶片襯墊（墊片、晶片搭載部）DP、搭載在該晶片襯墊DP的頂面（主面）上的半導體晶片CP1、複數條引線LD、複數條結合導線（以下簡稱為導線）WA，以及將該等構件封裝的封裝部（封裝樹脂部、封裝體）MR。
封裝部MR，例如係由熱硬化性樹脂材料等的樹脂材料所構成，亦可含有填料等。例如，可用含有填料的環氧樹脂等形成封裝部MR。除了環氧系的樹脂之外，為了低應力化等的理由，亦可使用例如添加了酚系硬化劑、矽氧橡膠以及填料等的聯苯系的熱硬化性樹脂，作為封裝部MR的材料。
半導體裝置PKG，在此列舉面安裝型的半導體封裝體，作為一例。半導體裝置PKG，具體而言，係HSON(Small Outline No Lead Package with Heat Sink，小外型無引腳附散熱部封裝體)型的面安裝型的半導體封裝體。然而，半導體裝置PKG的構造，並非僅限於此，可作出各種變更，例如亦可為QFN（Quad Flat Non-leaded package，四面扁平無引腳封裝體）構造、QFP（Quad Flat Package，四面扁平封裝體）構造或是SOP（Small Out-line Package，小外型封裝體）構造等的其他扁平封裝體構造。
如上所述的，於半導體晶片CP1的表面側，形成了閘極襯墊PDG、源極襯墊PDS1a、PDS1b、凱氏襯墊PDK，以及源極襯墊PDS2，於半導體晶片CP1的背面側，形成了背面電極BE。半導體晶片CP1，令表面側朝向上方，背面電極BE對向晶片襯墊DP的頂面，隔著導電性的接合材料BD搭載並接合在晶片襯墊DP的頂面上。亦即，半導體晶片CP1的背面電極BE，隔著導電性的接合材料BD與晶片襯墊DP的頂面接合。因此，半導體晶片CP1的背面電極BE，隔著導電性的接合材料BD，與晶片襯墊DP電連接。
半導體裝置PKG所具有的複數條引線LD，包含閘極用引線LDG、源極用引線LDS1a、LDS1b、LDS2，以及凱氏襯墊用引線LDK。
半導體晶片CP1的閘極襯墊PDG，與閘極用引線LDG透過導線WA電連接。亦即，半導體晶片CP1的閘極襯墊PDG與導線WA的一端連接，該導線WA的另一端與閘極用引線LDG連接。另外，半導體晶片CP1的源極襯墊PDS1a，與源極用引線LDS1a透過導線WA電連接。亦即，半導體晶片CP1的源極襯墊PDS1a與導線WA的一端連接，該導線WA的另一端與源極用引線LDS1a連接。另外，半導體晶片CP1的源極襯墊PDS1b，與源極用引線LDS1b透過導線WA電連接。亦即，半導體晶片CP1的源極襯墊PDS1b與導線WA的一端連接，該導線WA的另一端與源極用引線LDS1b連接。另外，半導體晶片CP1的凱氏襯墊PDK，與凱氏襯墊用引線LDK透過導線WA電連接。亦即，半導體晶片CP1的凱氏襯墊PDK與導線WA的一端連接，該導線WA的另一端與凱氏襯墊用引線LDK連接。另外，半導體晶片CP1的源極襯墊PDS2，與源極用引線LDS2透過導線WA電連接。亦即，半導體晶片CP1的源極用襯墊PDS2與導線WA的一端連接，該導線WA的另一端與源極用引線LDS2連接。
因此，閘極襯墊PDG，可視為係半導體晶片CP1中的閘極端子；閘極用引線LDG，可視為係半導體裝置PKG中的閘極端子；閘極襯墊PDG以及閘極用引線LDG，均與上述功率MOSFET1的閘極以及上述感測MOSFET2的閘極電連接。另外，源極襯墊PDS1a、PDS1b，可視為係半導體晶片CP1中的源極端子；源極用引線LDS1a、LDS1b，可視為係半導體裝置PKG中的源極端子；源極襯墊PDS1a、PDS1b以及源極用引線LDS1a、LDS1b，均與上述功率MOSFET1的源極電連接。另外，凱氏襯墊PDK，可視為係半導體晶片CP1中的凱氏端子；凱氏襯墊用引線LDK，可視為係半導體裝置PKG中的凱氏端子；凱氏襯墊PDK以及凱氏襯墊用引線LDK，均與上述功率MOSFET1的源極電連接。另外，源極襯墊PDS2，可視為係半導體晶片CP1中的源極端子；源極用引線LDS2，可視為係半導體裝置PKG中的源極端子；源極襯墊PDS2以及源極用引線LDS2，均與上述感測MOSFET2的源極電連接。另外，背面電極BE，可視為係半導體晶片CP1中的汲極端子；晶片襯墊DP，可視為係半導體裝置PKG中的汲極端子；背面電極BE以及晶片襯墊DP，均與上述功率MOSFET1的汲極以及上述感測MOSFET2的汲極電連接。
另外，在圖10中，係表示將源極用引線LDS1a與半導體晶片CP1的源極襯墊PDS1a以1條導線WA連接，並將源極用引線LDS1b與半導體晶片CP1的源極襯墊PDS1b以1條導線WA連接的態樣。若考慮到流過較大的電流，亦可構成將源極用引線LDS1a與半導體晶片CP1的源極襯墊PDS1a以複數條導線WA連接的態樣，另外，亦可構成將源極用引線LDS1b與半導體晶片CP1的源極襯墊PDS1b以複數條導線WA連接的態樣。另外，若考慮到流過較大的電流，亦可構成將源極用引線LDS1a與半導體晶片CP1的源極襯墊PDS1a不是以導線WA而是以金屬板（導體板）連接的態樣，另外，亦可構成將源極用引線LDS1b與半導體晶片CP1的源極襯墊PDS1b不是以導線WA而是以金屬板（導體板）連接的態樣。
在與晶片襯墊DP於－Y方向上隔著間隔的位置，配置了閘極用引線LDG、源極用引線LDS1b、源極用引線LDS1a，以及凱氏襯墊用引線LDK；在與晶片襯墊DP於＋Y方向上隔著間隔的位置，配置了包含源極用引線LDS2在內的複數條（在此為4條）引線LD。閘極用引線LDG、源極用引線LDS1b、源極用引線LDS1a，以及凱氏襯墊用引線LDK，以該順序在＋X方向上並排。另外，配置在與晶片襯墊DP於＋Y方向上隔著間隔的位置的包含源極用引線LDS2在內的複數條（在此為4條）引線LD，在＋X方向上並排，圖8～圖10的態樣，係在＋X方向的端部側配置源極用引線LDS2。
另外，X方向與Y方向，係互相交叉的方向，宜為互相正交的方向。另外，Y方向，係＋Y方向或－Y方向，＋Y方向與－Y方向，係彼此相反的方向。另外，X方向，係＋X方向或－X方向，＋X方向與－X方向，係彼此相反的方向。
封裝部MR的平面形狀，為大略矩形，具有與Y方向平行且與X方向交叉的邊（側面）SD1、SD3，以及與X方向平行且與Y方向交叉的邊（側面）SD2、SD4。閘極用引線LDG、源極用引線LDS1b、源極用引線LDS1a，以及凱氏襯墊用引線LDK，配置在邊SD2側；包含源極用引線LDS2在內的複數條（在此為4條）引線LD，配置在邊SD4側。
晶片襯墊DP以及複數條引線LD（包含閘極用引線LDG、源極用引線LDS1a、LDS1b、LDS2，以及凱氏襯墊用引線LDK），被封裝部MR所封裝。然而，晶片襯墊DP以及複數條引線LD（包含閘極用引線LDG、源極用引線LDS1a、LDS1b、LDS2，以及凱氏襯墊用引線LDK）的各底面，從封裝部MR的底面露出，而成為半導體裝置PKG的外部連接端子。
晶片襯墊DP與複數條引線LD，互相分離，其之間隔設著封裝部MR的一部分。
當將半導體裝置PKG用於上述圖1的電子裝置時，係從上述電源BAT對半導體裝置PKG的晶片襯墊DP供給電源電位VIN，並透過晶片襯墊DP以及導電性的接合材料BD，對半導體晶片CP1的背面電極BE（上述汲極端子DT）供給電源電位VIN。另外，從上述驅動電路DR，對半導體裝置PKG的閘極用引線LDG供給閘極信號（閘極電壓），並透過閘極用引線LDG以及導線WA對半導體晶片CP1的閘極襯墊PDG（上述閘極端子GT）供給閘極信號。另外，半導體裝置PKG的源極用引線LDS1a、LDS1b，與上述負載LOD的一端連接，該負載LOD的另一端與接地電位GND連接。因此，流過功率MOSFET1的上述電流IPW
，從半導體晶片CP1的源極襯墊PDS1a、PDS1b經由導線WA以及源極用引線LDS1a、LDS1b輸出到半導體裝置PKG之外，並流到負載LOD。另外，半導體裝置PKG的源極用引線LDS2，與上述電晶體TR1的源極連接，且亦與上述運算放大器AMP1的反轉輸入的節點N2連接。另外，半導體裝置PKG的凱氏襯墊用引線LDK，與運算放大器AMP1的正轉輸入的節點N1連接。
＜關於檢討例＞ 圖13，係表示本發明人所檢討之檢討例的半導體晶片CP101的俯視圖，且係與上述圖3對應的圖式。
圖13所示之檢討例的半導體晶片CP101與上述圖3的半導體晶片CP1的差異在於：上述圖3的半導體晶片CP1的態樣，於源極電極ES1形成了狹縫SL1，相對於此，圖13的檢討例的半導體晶片CP101的態樣，於源極電極ES1並未形成狹縫SL1。圖13的檢討例的半導體晶片CP101的其他部分的構造，與上述圖3的半導體晶片CP1大致相同。
本發明人，發現在使用圖13的檢討例的半導體晶片CP101的情況下，在利用流過半導體晶片CP101內的感測MOSFET2的電流（ISE
）間接地檢測流過半導體晶片CP101內的功率MOSFET1的電流（IPW
）時，會有產生檢測誤差之虞。以下，針對此點，具體進行説明。
圖14，係表示檢討例的半導體晶片CP101的電流感測特性的圖式。圖14中的横軸，對應對溝槽式閘極電極TG所供給的閘極電壓（更特定而言係閘極、源極間電壓），圖14中的縱軸，對應感測比。
在此，所謂感測比，係流過感測MOSFET2的電流（ISE
）相對於流過功率MOSFET1的電流（IPW
）的比。若將流過功率MOSFET1的電流表示為IPW
，將流過感測MOSFET2的電流表示為ISE
，將感測比表示為SR，則IPW
／ISE
對應感測比SR，SR＝IPW
／ISE
成立。
由圖14可知，在檢討例的半導體晶片CP101中，存在感測比相對於閘極電壓的相依性。亦即，如圖14所示的，當閘極、源極間電壓增大到某個程度時（在圖14的態樣中，大約在9V以上），感測比會飽和，而成為大約固定的値。然而，當閘極電壓變小時（在圖14的態樣中，大約小於9V），感測比，會變成比飽和値更大的値。
若無論閘極電壓的値為何感測比均為一定（在此假設為20000），則無論閘極電壓為何，流過功率MOSFET1的電流（IPW
），均為流過感測MOSFET2的電流（ISE
）的20000倍，故在利用流過感測MOSFET2的電流（ISE
）間接地檢測流過功率MOSFET1的電流（IPW
）時，不易發生檢測誤差。這是因為，若事前知道無論閘極電壓的値為何感測比均為20000，則只要監測流過感測MOSFET2的電流（ISE
），便可正確地判斷該流過感測MOSFET2的電流（ISE
）的20000倍的電流，正流過功率MOSFET1。
然而，當像圖14那樣存在感測比相對於閘極電壓的相依性時，在利用流過感測MOSFET2的電流（ISE
）間接地檢測流過功率MOSFET1的電流（IPW
）時，會發生檢測誤差。例如，在圖14中，假設閘極電壓為6V時的感測比為21000，閘極電壓在9V以上時的感測比為20000。此時，當閘極電壓在9V以上時，若監測流過感測MOSFET2的電流（ISE
），便可正確地判斷該流過感測MOSFET2的電流（ISE
）的20000倍的電流，正流過功率MOSFET1。然而，當閘極電壓為6V時，若流過感測MOSFET2的電流値為ISE
，則判斷該電流値（ISE
）的20000倍的電流（ISE
×20000）正流過功率MOSFET1是錯誤的，實際上，該電流値（ISE
）的21000倍（ISE
×21000）的電流正流過功率MOSFET1。該誤差（ISE
×21000－ISE
×20000＝ISE
×1000），便成為流過功率MOSFET1的電流（IPW
）的檢測誤差。
亦即，當像圖14那樣存在感測比相對於閘極電壓的相依性時，當閘極電壓在9V以上時，可從流過感測MOSFET2的電流（ISE
）正確地算出正流過功率MOSFET1的電流（IPW
）。然而，當閘極電壓較低時，從流過感測MOSFET2的電流（ISE
）所算出的功率MOSFET1的電流，實際上與正流過功率MOSFET1的電流存在偏差，而會產生流過功率MOSFET1的電流（IPW
）的檢測誤差。
因此，為了盡可能地縮小流過功率MOSFET1的電流（IPW
）的檢測誤差，有必要盡可能地抑制感測比相對於閘極電壓的相依性。在本實施態樣中（詳細後述），藉由在源極用配線ES形成狹縫SL1（參照圖3），以抑制感測比相對於閘極電壓的相依性，藉此，便可在利用流過感測MOSFET2的電流（ISE
）間接地檢測流過功率MOSFET1的電流（IPW
）時，抑制或防止檢測誤差產生。
在此，針對像圖14那樣發生感測比相對於閘極電壓的相依性的原因，參照圖15進行説明。圖15，係檢討例的半導體晶片CP101的主要部位剖面圖，其顯示出與上述圖6同樣的剖面。
當對上述閘極襯墊PDG，供給令功率MOSFET1以及感測MOSFET2處於導通狀態（導通狀態）的導通電壓時，會分別在功率MOSFET1以及感測MOSFET2中，朝縱向（與半導體基板SB的主面大略垂直的方向）流過電流。當將功率MOSFET1的通道寬度（合計的通道寬度）設為WP
，將感測MOSFET2的通道寬度（合計的通道寬度）設為WS
時，流過功率MOSFET1的電流（IPW
）與流過感測MOSFET2的電流（ISE
），在理想上係以WP
與WS
的比例分配，理想的感測比為WP
／WS
。
然而，實際上，因為主MOS區域RG1的外周圍或感測MOS區域RG2的外周圍的非活動區域的影響，在主MOS區域RG1的外周圍附近，或感測MOS區域RG2的外周圍附近，如圖15所示的，在溝槽TR的底部附近，會發生斜向流入的電流（IP2
、IS2
）。
亦即，如圖15所示的，電流IP1
、IP2
流過主MOS區域RG1，電流IS1
、IS2
流過感測MOS區域RG2。在此，電流IP1
，係在主MOS區域RG1中，朝縱向（與半導體基板SB的主面大略垂直的方向）流過半導體基板SB的電流；電流IS1
，係在感測MOS區域RG2中，朝縱向流過半導體基板SB的電流。另外，電流IP2
，係從主MOS區域RG1的外周圍部位（非活動區域）向主MOS區域RG1側斜向（自半導體基板SB的主面的法線方向傾斜的方向）流入的電流。另外，電流IS2
，係從感測MOS區域RG2的外周圍部位（非活動區域）向感測MOS區域RG2側斜向（自半導體基板SB的主面的法線方向傾斜的方向）流入的電流。
亦即，在主MOS區域RG1的內側，會流過縱向的電流IP1
，惟在主MOS區域RG1的外周圍部位附近，會發生從非活動區域向主MOS區域RG1側斜向流入的電流IP2
。另外，在感測MOS區域RG2的內側，會流過縱向的電流IS1
，惟在感測MOS區域RG2的外周圍部位附近，會發生從非活動區域向感測MOS區域RG2側斜向流入的電流IS2
。
若並未發生該斜向的電流IP2
、IS2
，流過功率MOSFET1的電流（IPW
）與流過感測MOSFET2的電流（ISE
）的比（IPW
／ISE
），為與通道寬度的比（WP
／WS
）大致相同的値。然而，當發生該斜向的電流IP2
、IS2
時，在其影響下，流過功率MOSFET1的電流（IPW
）與流過感測MOSFET2的電流（ISE
）的比（IPW
／ISE
），便為與通道寬度的比（WP
／WS
）不同的値。
在此，感測MOS區域RG2的面積，比主MOS區域RG1的面積更小。因此，比起主MOS區域RG1（功率MOSFET1）而言，感測MOS區域RG2（感測MOSFET2）更容易受到外周圍部位（非活動區域）的影響，而更容易受到來自非活動區域的斜向的電流（IP2
、IS2
）的影響。亦即，感測MOS區域RG2中的縱向的電流IS1
相對於斜向的電流IS2
的比例（IS2
／IS1
），比主MOS區域RG1中的縱向的電流IP1
相對於斜向的電流IP2
的比例（IP2
／IP1
）更大。亦即，IS2
／IS1
＞IP2
／IP1
成立，因此，（IS1
＋IS2
）／IS1
＞（IP1
＋IP2
）／IP1
…（式1）成立。
另外，斜向的電流IP2
、IS2
的發生情況，很大的程度相依於閘極電壓。具體而言，即使功率MOSFET1與感測MOSFET2處於導通狀態（ON狀態），當閘極電壓很小時，不太會發生斜向的電流IP2
、IS2
，當閘極電壓很大時，便很明顯地會發生斜向的電流IP2
、IS2
。這是因為，當對溝槽式閘極電極TG所供給的閘極電壓很小時，形成於半導體基板SB的各單位電晶體單元的通道電阻很高，故汲極區域的電位差比較小，幾乎不會發生斜向的電流IP2
、IS2
，於主MOS區域RG1以及感測MOS區域RG2，僅流過縱向的電流（IP1
、IS1
）。然後，當閘極電壓很大時，形成於半導體基板SB的各單位電晶體單元的通道電阻很低，故汲極區域的電位差比較大，因此不僅容易流過縱向的電流（IP1
、IS1
），亦容易流過斜向的電流IP2
、IS2
，相對於縱向的電流（IP1
、IS1
），斜向的電流（IP2
、IS2
）的比例會變大。
因此，感測MOS區域RG2，容易受到來自感測MOS區域RG2的外周圍部位（非活動區域）的斜向的電流（IS2
）的影響，該斜向的電流（IS2
），在閘極電壓很小時不太會發生，惟在閘極電壓很大時會變大。因此，比起閘極電壓很小的情況而言，當閘極電壓很大時，相對於感測MOS區域RG2中的縱向的電流IS1
，斜向的電流IS2
的比例（IS2
／IS1
）甚大。另一方面，由於主MOS區域RG1不容易受到來自主MOS區域RG1的外周圍部位（非活動區域）的斜向的電流（IP2
）的影響，故在閘極電壓很小的情況與閘極電壓很大的情況之下，相對於主MOS區域RG1中的縱向的電流IP1
，斜向的電流IP2
的比例（IP2
／IP1
）幾乎不變。
感測比，係流過感測MOSFET2的電流（ISE
）相對於流過功率MOSFET1的電流（IPW
）的比。然後，流過感測MOSFET2的電流（ISE
），係縱向的電流IS1
與斜向的電流IS2
的和（亦即ISE
＝IS1
＋IS2
），另外，流過功率MOSFET1的電流（IPW
），係縱向的電流IP1
與斜向的電流IP2
的和（亦即IPW
＝IP1
＋IP2
）。因此，當感測比為SR時，感測比SR，以SR＝IPW
／ISE
＝（IP1
＋IP2
）／（IS1
＋IS2
）…（式2）表示。
由於當閘極電壓很小時，幾乎不會流過斜向的電流（IP2
、IS2
），可視為幾乎為零，故上述式1變成SR＝IPW
／ISE
＝IP1
／IS1
＝WP
／WS
…（式3）。亦即，當閘極電壓很小時，感測比SR，與通道寬度的比（WP
／WS
）大致相等。
另一方面，當閘極電壓很大時，會流過斜向的電流（IP2
、IS2
），同時上述式1成立。若改寫上述式1，則成為IP1
／IS1
＞（IP1
＋IP2
）／（IS1
＋IS2
）…（式4）。不論閘極電壓，IP1
／IS1
＝WP
／WS
大致成立，故根據上述式2與上述式4，SR＝IPW
／ISE
＝（IP1
＋IP2
）／（IS1
＋IS2
）＜WP
／WS
…（式5）成立。亦即，當閘極電壓很大時，感測比SR，比通道寬度的比（WP
／WS
）更小。
亦即，當閘極電壓很小時，幾乎不會發生斜向的電流IP2
、IS2
，故感測比SR，與通道寬度的比（WP
／WS
）為大致相同的値。相對於此，當閘極電壓很大時，會發生斜向的電流IP2
、IS2
，其影響，比起在主MOS區域RG1而言，在感測MOS區域RG2相對較大，故感測比SR，會變成比通道寬度的比（WP
／WS
）更小的値。因此，比起閘極電壓很小時的感測比SR而言，閘極電壓很大時的感測比SR較小，換言之，比起閘極電壓很大時的感測比SR而言，閘極電壓很小時的感測比SR較大，如上述圖14所示的，會產生感測比相對於閘極電壓的相依性。此特性，在利用流過感測MOSFET2的電流（ISE
）間接地檢測流過功率MOSFET1的電流（IPW
）時，會導致檢測誤差。
＜關於主要特徴與功效＞ 本實施態樣的半導體晶片（半導體裝置）CP1，具有：半導體基板SB、形成於半導體基板SB的主面的主MOS區域RG1（第1區域）的功率MOSFET1（第1MOSFET），以及形成於半導體基板SB的主面的感測MOS區域RG2（第2區域）的感測MOSFET2（第2MOSFET）。半導體晶片CP1，更具有：形成於主MOS區域RG1的上方且與功率MOSFET1的源極電連接的源極電極ES1（第1源極電極），以及形成於半導體基板SB的主面的上方且與感測MOSFET2的源極電連接的源極電極ES2（第2源極電極）。半導體晶片CP1，更具有：形成於半導體基板SB的主面的上方且與功率MOSFET1的閘極以及感測MOSFET2的閘極電連接的閘極電極EG，以及形成於半導體基板SB的背面且與功率MOSFET1的汲極以及感測MOSFET2的汲極電連接的背面電極BE（汲極電極）。半導體晶片CP1，更具有：形成於半導體基板SB的主面的上方，且覆蓋源極電極ES1、源極電極ES2以及閘極電極EG的保護膜PA（絶緣膜）。半導體晶片CP1，更具有：由從保護膜PA的源極用開口部OPS1a（第1開口部）露出的源極電極ES1所形成的源極襯墊PDS1a（第1源極襯墊），以及由從保護膜PA的凱氏襯墊用開口部OPK（第2開口部）露出的源極電極ES1所形成的凱氏襯墊PDK（第2源極襯墊）。半導體晶片CP1，更具有：由從保護膜PA的源極用開口部OPS2（第3開口部）露出的源極電極ES2所形成的源極襯墊PDS2（第3源極襯墊），以及由從保護膜PA的閘極用開口部OPG（第4開口部）露出的閘極電極EG所形成的閘極襯墊PDG。
感測MOSFET2，係用來檢測流過功率MOSFET1的電流的元件，在半導體基板SB的主面中，感測MOS區域RG2比主MOS區域RG1面積更小。源極襯墊PDS1a以及凱氏襯墊PDK，配置在主MOS區域RG1的上方；源極襯墊PDS1a，係用來輸出流過功率MOSFET1的電流的襯墊；凱氏襯墊PDK，係用來檢測功率MOSFET1的源極電位的襯墊。
本實施態樣的主要特徴之一，係源極電極ES1具有狹縫SL1。然後，在俯視下，狹縫SL1的至少一部分，配置在源極襯墊PDS1a與凱氏襯墊PDK之間。狹縫SL1，顯示於上述圖3。
狹縫SL1，係為了令源極襯墊PDS1a與凱氏襯墊PDK之間產生電位差而設置。藉由設置狹縫SL1，令源極襯墊PDS1a與凱氏襯墊PDK之間產生電位差，藉此，便可抑制感測比相對於閘極電壓的相依性。以下，針對此點，具體進行説明。
圖16，係表示半導體晶片CP1的晶片布局的俯視圖，其係對應上述圖3的圖式。與上述圖3同樣，在圖16中，亦顯示出半導體晶片CP1中的金屬層（閘極電極EG、閘極配線EGW以及源極電極ES1，ES2）的平面布局。然而，在上述圖3中，係對金屬層附上影線，惟在圖16中，並未對金屬層附上影線。另外，與上述圖3同樣，在圖16中，亦將結合襯墊（閘極襯墊PDG、源極襯墊PDS1a、PDS1b、源極襯墊PDS2，以及凱氏襯墊PDK）的位置以虛線表示。
從上述圖1亦可知，半導體晶片CP1的源極襯墊PDS1a、PDS1b與負載LOD連接，流過功率MOSFET1的電流從源極襯墊PDS1a、PDS1b輸出，並流到負載LOD。凱氏襯墊PDK，係用來檢測功率MOSFET1的源極電位的襯墊，並配置在主MOS區域RG1的上方。因此，形成於在主MOS區域RG1之中的位在凱氏襯墊PDK的正下方的區域的單位電晶體單元的源極區域（n＋
型半導體區域NR）的電位，會被檢測作為凱氏襯墊PDK的電位。
然而，流過形成於在主MOS區域RG1之中的位在凱氏襯墊PDK的正下方的區域的半導體基板SB的單位電晶體單元的電流，經由源極電極ES1，從源極襯墊PDS1a、PDS1b輸出。亦即，流過形成於位在凱氏襯墊PDK的正下方的區域的半導體基板SB的單位電晶體單元的電流，從凱氏襯墊PDK通過源極電極ES1流到源極襯墊PDS1a、PDS1b，在圖16中將該電流路徑附上符號DN1表示之。狹縫SL1，係並未存在源極電極ES1的區域。因此，電流路徑DN1，不可能橫切經過狹縫SL1。電流路徑DN1，係繞過狹縫SL1而連結凱氏襯墊PDK與源極襯墊PDS1a、PDS1b的路徑。
另外，與本實施態樣不同，當並無狹縫SL1時（對應上述圖13的檢討例的半導體晶片CP101的態樣），流過形成於位在凱氏襯墊PDK的正下方的區域的半導體基板SB的單位電晶體單元的電流，從凱氏襯墊PDK沿著在圖16中以二點鏈線表示的電流路徑DN2通過源極電極ES1流到源極襯墊PDS1a。電流路徑DN2，係將凱氏襯墊PDK與源極襯墊PDS1a、PDS1b之中的靠近凱氏襯墊PDK該側的源極襯墊PDS1a，以最短路徑連結的路徑。
亦即，在圖16中，在形成了狹縫SL1的情況下，電流從凱氏襯墊PDK沿著電流路徑DN1通過源極電極ES1流到源極襯墊PDS1a，另一方面，在並未形成狹縫SL1的情況下，電流從凱氏襯墊PDK沿著電流路徑DN2通過源極電極ES1流到源極襯墊PDS1a。從圖16亦可知，比起電流路徑DN2而言，電流路徑DN1更長，比起電流路徑DN2的電阻而言，電流路徑DN1的電阻更大。
在此，當對溝槽式閘極電極TG所供給的閘極電壓很小時，形成於半導體基板SB的各單位電晶體單元的通道電阻很高，相較於此，由於源極電極ES1的電阻非常小，故在源極電極ES1中，電位大致均一，幾乎不會發生電位梯度。因此，當閘極電壓很小時，不論有無狹縫SL1，凱氏襯墊PDK與源極襯墊PDS1a之間幾乎不會發生電位差。另外，對溝槽式閘極電極TG所供給的閘極電壓，對應對閘極襯墊PDG所供給的閘極電壓，因此，對應對功率MOSFET1以及感測MOSFET2的各閘極所供給的閘極電壓。
另一方面，當對溝槽式閘極電極TG所供給的閘極電壓很大時，由於形成於半導體基板SB的各單位電晶體單元的通道電阻很低，故在半導體晶片的全部電阻（導通電阻）中，源極電極ES1的電阻所占的比率很高，因此在源極電極ES1中，電位變得不均一，會發生電位梯度。因此，當閘極電壓很大時，凱氏襯墊PDK與源極襯墊PDS1a之間會發生電位差，凱氏襯墊PDK與源極襯墊PDS1a之間的電阻越大，該電位差便越大。凱氏襯墊PDK與源極襯墊PDS1a之間的電流路徑（DN1、DN2）越長，凱氏襯墊PDK與源極襯墊PDS1a之間的電阻便越大。因此，當閘極電壓很大時，凱氏襯墊PDK與源極襯墊PDS1a之間會發生電位差，該電位差，比起在並無狹縫SL1的情況下（沿著電流路徑DN2時）而言，在具有狹縫SL1的情況下（沿著電流路徑DN1時）更大。
亦即，當對溝槽式閘極電極TG所供給的閘極電壓很小時，凱氏襯墊PDK的電位與源極襯墊PDS1a的電位幾乎相等；當對溝槽式閘極電極TG所供給的閘極電壓很大時，藉由設置狹縫SL1，便可令凱氏襯墊PDK的電位比源極襯墊PDS1a的電位更高，同時擴大該電位差。
像這樣，藉由形成狹縫SL1，令凱氏襯墊PDK與源極襯墊PDS1a之間的電流路徑的電阻變大，藉此，便可在閘極電壓很大時，令源極襯墊PDS1a與凱氏襯墊PDK之間產生電位差，並擴大該電位差。
接著，針對當閘極電壓很大時，令源極襯墊PDS1a與凱氏襯墊PDK之間產生電位差，與抑制感測比相對於閘極電壓的相依性有所關連此點，進行説明。
半導體晶片CP1的凱氏襯墊PDK，係用來檢測功率MOSFET1的源極電位的襯墊，從上述圖1亦可知，其與設置在半導體晶片CP1的外部的電流檢測電路部DKC連接，更特定而言，其與電流檢測電路部DKC的運算放大器AMP1（差動放大器）的2個輸入節點的其中一方（節點N1）電連接。然後，電流檢測電路部DKC的運算放大器AMP1（差動放大器）的2個輸入節點的另一方（節點N2），與半導體晶片CP1的源極襯墊PDS2電連接。電流檢測電路部DKC的運算放大器AMP1，控制電晶體TR1（更特定而言係對電晶體TR1的閘極所供給的閘極電壓），令節點N1與節點N2的電位相等，藉此，令節點N1所連接的凱氏襯墊PDK的電位與節點N2所連接的源極襯墊PDS2的電位相等。因此，凱氏襯墊PDK的電位與源極襯墊PDS2的電位相等，此時用電流檢測電路部DKC檢測流過感測MOSFET2的電流（ISE
），便可間接地檢測出流過功率MOSFET1的電流IPW
。
在此，電流檢測電路部DKC的運算放大器AMP1（差動放大器），發揮令凱氏襯墊PDK的電位與源極襯墊PDS2的電位相等的功能。因此，若將凱氏襯墊PDK以及源極襯墊PDS2與電流檢測電路部DKC（更特定而言係電流檢測電路部DKC的運算放大器AMP1）電連接，源極襯墊PDS2的電位，便與凱氏襯墊PDK的電位相等。因此，當凱氏襯墊PDK的電位與源極襯墊PDS1a的電位相等時，源極襯墊PDS2的電位，亦與源極襯墊PDS1a的電位相等；當凱氏襯墊PDK的電位比源極襯墊PDS1a的電位更高時，源極襯墊PDS2的電位，亦比源極襯墊PDS1a的電位更高。
如上所述的，當對溝槽式閘極電極TG所供給的閘極電壓很小時，在源極電極ES1中幾乎不會發生電位梯度，故不論有無狹縫SL1，凱氏襯墊PDK與源極襯墊PDS1a之間幾乎不會發生電位差。因此，當對溝槽式閘極電極TG所供給的閘極電壓很小時，源極襯墊PDS2與源極襯墊PDS1a之間亦幾乎不會發生電位差，源極襯墊PDS2的電位與源極襯墊PDS1a的電位大致相等。
另一方面，如上所述的，當對溝槽式閘極電極TG所供給的閘極電壓很大時，在源極電極ES1中會發生電位梯度，故凱氏襯墊PDK與源極襯墊PDS1a之間會發生電位差，該電位差，會因為設置了狹縫SL1而變大。因此，當對溝槽式閘極電極TG所供給的閘極電壓很大時，在源極襯墊PDS2與源極襯墊PDS1a之間也會發生電位差，源極襯墊PDS2的電位會比源極襯墊PDS1a的電位更高，源極襯墊PDS2與源極襯墊PDS1a的電位差，會因為設置了狹縫SL1而變大。
在此，令源極襯墊PDS2的電位比源極襯墊PDS1a的電位更高，與減少流過感測MOSFET2的電流（ISE
）有所關連。
例如，假設對閘極襯墊PDG施加既定的閘極電壓、對半導體晶片CP1的背面電極BE所供給的汲極電壓（電源電位VIN）為12V，且源極襯墊PDS1a的電位為10V的情況。此時，若源極襯墊PDS1a與凱氏襯墊PDK之間並無電位差，則源極襯墊PDS2的電位亦與源極襯墊PDS1a的電位同樣為10V。然而，當閘極電壓大到某個程度且設置了狹縫SL1時，如上所述的凱氏襯墊PDK與源極襯墊PDS1a之間會發生電位差，故源極襯墊PDS2的電位，會比源極襯墊PDS1a的電位（10V）更高（例如10.2V）。若對背面電極BE所供給的汲極電壓與對溝槽式閘極電極TG所供給的閘極電壓不變，且在源極襯墊PDS1a的電位為10V的情況下以及為10.2V的情況下，比較流過感測MOSFET2的電流（ISE
），則如以下所述。亦即，比起當源極襯墊PDS1a的電位為10V時流過感測MOSFET2的電流（ISE
）而言，當源極襯墊PDS1a的電位為10.2V時流過感測MOSFET2的電流（ISE
）更小。這是因為，當閘極電壓相同時，源極、汲極間的電壓（電位差）較小，流過源極、汲極間的電流也變小。
因此，若比較半導體晶片CP1（設置了狹縫SL1的態樣）與半導體晶片CP101（並未設置狹縫SL1的態樣），則半導體晶片CP1，更可擴大對溝槽式閘極電極TG所供給的閘極電壓很大時的源極襯墊PDS2與源極襯墊PDS1a之間的電位差。因此，若比較半導體晶片CP1與半導體晶片CP101，則半導體晶片CP1，更可在對溝槽式閘極電極TG所供給的閘極電壓很大時，減少流過感測MOSFET2的電流（ISE
）。另一方面，當對溝槽式閘極電極TG所供給的閘極電壓很小時，不論有無狹縫SL1，源極襯墊PDS2與源極襯墊PDS1a之間幾乎不會發生電位差，故在閘極電壓很小時流過感測MOSFET2的電流（ISE
），於半導體晶片CP1與半導體晶片CP101大致相同。
因此，在閘極電壓很小時流過感測MOSFET2的電流（ISE
），於半導體晶片CP1（設置了狹縫SL1的態樣）與半導體晶片CP101（並未設置狹縫SL1的態樣）相同，在閘極電壓很大時流過感測MOSFET2的電流（ISE
），比起半導體晶片CP101而言，於半導體晶片CP1較小。
像這樣，設置狹縫SL1，具有在對溝槽式閘極電極TG所供給的閘極電壓很大時，令流過感測MOSFET2的電流（ISE
）減少的作用。令流過感測MOSFET2的電流（ISE
）減少，與增大感測比（IPW
／ISE
）有所關連。因此，設置狹縫SL1，具有令「對溝槽式閘極電極TG所供給的閘極電壓很大時的感測比（IPW
／ISE
）」增加的作用。
圖17，係表示本實施態樣的半導體晶片CP1的電流感測特性的圖式。圖17的横軸，對應對溝槽式閘極電極TG所供給的閘極電壓（更特定而言係閘極、源極間電壓），圖17的縱軸，對應感測比。另外，在圖17中，為了比較，將檢討例的半導體晶片CP101的電流感測特性（對應上述圖14）以虛線表示。
檢討例的半導體晶片CP101的態樣，如上所述的，在對溝槽式閘極電極TG所供給的閘極電壓很大時，會發生上述的斜向的電流IP2
、IS2
，其影響比起主MOS區域RG1而言，在感測MOS區域RG2相對更大。因此，上述半導體晶片CP101的態樣，如上述圖14（或圖17的虛線）所示的，比起閘極電壓很小時的感測比SR而言，閘極電壓很大時的感測比SR較小。
相對於此，在本實施態樣中，藉由設置狹縫SL1，比起並未設置狹縫SL1的情況（檢討例的半導體晶片CP101的態樣）而言，更可令在對溝槽式閘極電極TG所供給的閘極電壓很大時流過感測MOSFET2的電流（ISE
）減少，藉此，便可令閘極電壓很大時的感測比SR增加。因此，如圖17所示的，藉由像本實施態樣這樣設置狹縫SL1，便可抑制感測比相對於閘極電壓的相依性，進而不相依於閘極電壓，而獲得大致一定的感測比。
亦即，當對溝槽式閘極電極TG所供給的閘極電壓很小時，幾乎不會發生上述的斜向的電流IP2
、IS2
，且源極襯墊PDS2與源極襯墊PDS1a之間幾乎不會發生電位差，故閘極電壓很小時的感測比SR，可與通道寬度的比（WP
／WS
）大致為相同的値。另一方面，當對溝槽式閘極電極TG所供給的閘極電壓很大時，雖上述的斜向的電流IS2
所導致的電流增加很明顯地發生在感測MOS區域RG2中，惟可令該電流增加與設置狹縫SL1所導致的感測MOSFET2的電流（ISE
）的減少互相抵銷。因此，閘極電壓很大時的感測比SR，亦可成為接近通道寬度的比（WP
／WS
）的値。因此，可抑制感測比相對於閘極電壓的相依性，進而不相依於閘極電壓，而獲得大致一定的感測比。
像這樣，若比較設置了狹縫SL1的態樣（本實施態樣的半導體晶片CP1），與並未設置狹縫SL1的態樣（檢討例的半導體晶片CP101），則設置了狹縫SL1的態樣（半導體晶片CP1），更可抑制感測比相對於閘極電壓的相依性。
因此，在本實施態樣中，藉由設置狹縫SL1，便可抑制感測比相對於閘極電壓的相依性，故在利用流過感測MOSFET2的電流（ISE
）間接地檢測流過功率MOSFET1的電流（IPW
）時，可抑制或防止檢測誤差發生。亦即，不論閘極電壓為何，均可利用流過感測MOSFET2的電流（ISE
）更正確地檢測流過功率MOSFET1的電流（IPW
）。藉此，便可令半導體晶片CP1的性能提高。另外，可令半導體晶片CP1的可靠度提高。另外，可令使用了半導體晶片CP1的電子裝置的性能或可靠度提高。
圖18，係表示將功率MOSFET1啟動時的時序圖。
在圖18所示的5個圖式之中，最上面的圖式，對應表示從上述控制電路部CLC到上述驅動電路DR的輸入電壓（控制信號）的圖式；從上算起第二個圖式，對應源極襯墊PDS1a、PDS1b的輸出電壓；從上算起第三個圖式，對應源極襯墊PDS1a、PDS1b的輸出電流。另外，在圖18所示的5個圖式之中，從上算起第四個圖式，對應從上述驅動電路DR輸入到閘極襯墊PDG的閘極電壓；最下面的圖式，對應感測電壓（上述端子TE1的電壓）。
在將功率MOSFET1啟動時的初期時間（圖18所示的遮蔽時間MSK），以並未監測（輸出）上述端子TE1的電壓（感測電壓）的方式，進行遮蔽處理。在圖18所示的5個圖式之中，由最下面的圖式可知，從將功率MOSFET1啟動開始，在經過既定的遮蔽時間MSK之後，感測電壓進入活動狀態，而可監測到感測電壓，藉此，便可間接地監測流過功率MOSFET1的電流（IPW
）。
一般而言，功率MOSFET的驅動，為了降低開關噪訊，宜緩慢地進行開關。在緩慢地進行開關的當中，由於閘極電壓的電壓上升速度較慢，故宜在閘極電壓到達飽和電壓値之前，便開始監測感測電壓。
然而，當像上述圖14那樣存在感測比相對於閘極電壓的相依性時，在從經過了既定的遮蔽時間MSK開始到閘極電壓到達飽和電壓値為止的期間中，感測比會變化，故感測電壓，為並非與輸出電流（源極襯墊PDS1a、PDS1b的輸出電流）成比例的値。此意味著，在從經過了既定的遮蔽時間MSK開始到閘極電壓到達飽和電壓値為止的期間中，監測感測電壓以間接地監測流過功率MOSFET1的電流（IPW
）會產生誤差。
相對於此，在本實施態樣中，藉由設置狹縫SL1，便可像上述圖17那樣抑制感測比相對於閘極電壓的相依性。因此，即使在從經過了既定的遮蔽時間MSK開始到閘極電壓到達飽和電壓値為止的期間中，感測比仍大致一定，故感測電壓，為與輸出電流（源極襯墊PDS1a、PDS1b的輸出電流）成比例的値。藉此，即使在從經過了既定的遮蔽時間MSK開始到閘極電壓到達飽和電壓値為止的期間中，仍可正確地監測感測電壓以間接地監測流過功率MOSFET1的電流（IPW
），進而減少誤差。
＜關於狹縫的形成位置＞ 接著，針對狹縫SL1的形成位置進行説明。
圖19，係表示半導體晶片CP1的晶片布局的俯視圖，其係對應上述圖3或圖16的圖式。與上述圖3或圖16同樣，在圖19中，亦顯示出半導體晶片CP1中的金屬層（閘極電極EG、閘極配線EGW以及源極電極ES1、ES2）的平面布局。然而，在上述圖3中，係對金屬層附上影線，惟在圖19中，並未對金屬層附上影線。另外，在上述圖3或圖16中，係以虛線表示結合襯墊的位置，惟在圖19中，係以實線表示結合襯墊（閘極襯墊PDG、源極襯墊PDS1a、PDS1b、源極襯墊PDS2，以及凱氏襯墊PDK）的位置。另外，在圖19中，將俯視下的源極襯墊PDS1a與凱氏襯墊PDK之間的區域RG4，附上點影線表示之。另外，在圖19中，以附上符號STK的粗線表示凱氏襯墊PDK與源極襯墊PDS1a之間的最短路徑。另外，凱氏襯墊PDK與源極襯墊PDS1a之間的最短路徑STK，在俯視下，係將凱氏襯墊PDK中的最靠近源極襯墊PDS1a的部分，與源極襯墊PDS1a中的最靠近凱氏襯墊PDK的部分，以直線連結的路徑。
如上所述的，狹縫SL1，係為了在閘極電壓很大時令源極襯墊PDS1a與凱氏襯墊PDK產生電位差而設置。因此，比起並未設置狹縫SL1的態樣而言，設置了狹縫SL1的態樣，必須以源極襯墊PDS1a與凱氏襯墊PDK之間的電流路徑的電阻增大的方式，形成狹縫SL1。因此，狹縫SL1，係以阻礙（遮蔽、干擾）源極襯墊PDS1a與凱氏襯墊PDK之間的電流路徑的方式形成。
具體而言，在俯視下，狹縫SL1的至少一部分，配置在源極襯墊PDS1a與凱氏襯墊PDK之間。亦即，在圖19中，在俯視下，狹縫SL1的至少一部分，配置在附上點影線的區域RG4內。藉此，比起並未設置狹縫SL1的態樣而言，更可令源極襯墊PDS1a與凱氏襯墊PDK之間的電流路徑的電阻增大。
亦即，源極襯墊PDS1a與凱氏襯墊PDK之間的區域RG4，具有發揮作為源極襯墊PDS1a與凱氏襯墊PDK之間的電流路徑的功能的可能性。因此，藉由以狹縫SL1的至少一部分配置在源極襯墊PDS1a與凱氏襯墊PDK之間的區域RG4的方式設置狹縫SL1，便可利用狹縫SL1阻礙源極襯墊PDS1a與凱氏襯墊PDK之間的電流路徑。因此，藉由設置狹縫SL1，便可令源極襯墊PDS1a與凱氏襯墊PDK之間的電流路徑的電阻增大，並可在閘極電壓很大時令源極襯墊PDS1a與凱氏襯墊PDK產生電位差，故如上所述的，便可抑制感測比相對於閘極電壓的相依性。
另外，在俯視下，源極襯墊PDS1a與凱氏襯墊PDK之間的最短路徑（STK），宜被狹縫SL1阻斷。亦即，在圖19中，在俯視下，狹縫SL1宜横切源極襯墊PDS1a與凱氏襯墊PDK之間的最短路徑STK。換言之，在俯視下，源極襯墊PDS1a與凱氏襯墊PDK之間的最短路徑STK，宜與狹縫SL1交叉。亦即，在俯視下，源極襯墊PDS1a與凱氏襯墊PDK之間的最短路徑STK，宜與狹縫SL1的一部分重疊。藉此，比起並未設置狹縫SL1的態樣而言，可更確實地增大源極襯墊PDS1a與凱氏襯墊PDK之間的電流路徑的電阻。
亦即，源極襯墊PDS1a與凱氏襯墊PDK之間的最短路徑STK，最容易發揮作為源極襯墊PDS1a與凱氏襯墊PDK之間的電流路徑的功能。因此，藉由以在俯視下源極襯墊PDS1a與凱氏襯墊PDK之間的最短路徑STK被狹縫SL1所阻斷的方式設置狹縫SL1，便可更有效地利用狹縫SL1阻礙源極襯墊PDS1a與凱氏襯墊PDK之間的電流路徑。因此，藉由設置狹縫SL1，便可更確實地增大源極襯墊PDS1a與凱氏襯墊PDK之間的電流路徑的電阻，並可在閘極電壓很大時令源極襯墊PDS1a與凱氏襯墊PDK更確實地產生電位差，故可如上所述的，更確實地抑制感測比相對於閘極電壓的相依性。
另外，在俯視下，狹縫SL1，以比起源極襯墊PDS1a、PDS1b而言凱氏襯墊PDK更靠近的方式配置，為更佳的態樣。亦即，狹縫SL1與凱氏襯墊PDK的距離（間隔、最小間隔），比狹縫SL1與源極襯墊PDS1a的距離（間隔、最小間隔）或狹縫SL1與源極襯墊PDS1b的距離（間隔、最小間隔）更小，為更佳的態樣。藉此，便可一邊抑制狹縫SL1的面積，一邊令源極襯墊PDS1a與凱氏襯墊PDK之間的電流路徑的電阻增大。
亦即，凱氏襯墊PDK，比源極襯墊PDS1a、PDS1b平面尺寸（面積）更小。因此，從圖19亦可知，比起以靠近源極襯墊PDS1a的方式形成狹縫SL1而言，若以靠近凱氏襯墊PDK的方式形成狹縫SL1，則阻礙源極襯墊PDS1a與凱氏襯墊PDK之間的電流路徑所需要的狹縫SL1的長度便可更短。因此，在俯視下，藉由將狹縫SL1，以比起源極襯墊PDS1a、PDS1b而言凱氏襯墊PDK更靠近的方式配置，便可一邊抑制狹縫SL1的面積，一邊令源極襯墊PDS1a與凱氏襯墊PDK之間的電流路徑的電阻增大。藉由抑制狹縫SL1的面積，便可抑制伴隨著設置狹縫SL1所導致的功率MOSFET1的通道寬度（合計的通道寬度）的減少。藉此，便可抑制功率MOSFET1的導通電阻（導通電壓）。
另外，在半導體晶片CP1中，有時與負載LOD連接的源極襯墊（功率MOSFET1的源極襯墊）會存在複數個。在上述圖2～圖4的態樣中，與負載LOD連接的源極襯墊（功率MOSFET1的源極襯墊），設置了源極襯墊PDS1a、PDS1b共2個。此時，宜在負載LOD所連接的複數個源極襯墊（在此為源極襯墊PDS1a、PDS1b）之中的最靠近凱氏襯墊PDK的源極襯墊（在此為源極襯墊PDS1a）與凱氏襯墊PDK之間，配置狹縫SL1的至少一部分。另外，宜利用狹縫SL1阻斷負載LOD所連接的複數個源極襯墊（在此為源極襯墊PDS1a、PDS1b）之中的最靠近凱氏襯墊PDK的源極襯墊與凱氏襯墊PDK之間的最短路徑。藉此，便可令負載LOD所連接的複數個源極襯墊（在此為源極襯墊PDS1a、PDS1b）與凱氏襯墊PDK之間的電流路徑的電阻有效率地增大。
亦即，當與負載LOD連接的源極襯墊存在複數個時，若並未設置狹縫SL1，則其中最靠近凱氏襯墊PDK的源極襯墊（在此為源極襯墊PDS1a）與凱氏襯墊PDK之間的路徑，會成為主要的電流路徑。因此，宜以利用狹縫SL1阻礙負載LOD所連接的複數個源極襯墊（在此為源極襯墊PDS1a、PDS1b）之中的最靠近凱氏襯墊PDK的源極襯墊（在此為源極襯墊PDS1a）與凱氏襯墊PDK之間的電流路徑的方式，設置狹縫SL1。藉此，便可令負載LOD所連接的複數個源極襯墊（在此為源極襯墊PDS1a、PDS1b）與凱氏襯墊PDK之間的電流路徑的電阻，有效率地增大。
另外，不僅負載LOD所連接的複數個源極襯墊（PDS1a、PDS1b）之中的最靠近凱氏襯墊PDK的源極襯墊（PDS1a）與凱氏襯墊PDK之間的最短路徑，除此之外的源極襯墊（PDS1b）與凱氏襯墊PDK之間的最短路徑，亦會被狹縫SL1所阻斷。藉此，便可更確實地令負載LOD所連接的複數個源極襯墊（PDS1a、PDS1b）與凱氏襯墊PDK之間的電流路徑的電阻增大。
另外，狹縫SL1的寬度（與狹縫SL1的延伸方向大略垂直的方向的寬度），若太小則加工會變得困難，若太大則狹縫SL1的面積會變大，功率MOSFET1的通道寬度（合計的通道寬度）便會減少。由此觀點來看，狹縫SL1的寬度，宜在2μm～100μm左右。另外，狹縫SL1的寬度，係對應在與半導體基板SB的主面平行且與狹縫SL1的延伸方向大略垂直的方向上的狹縫SL1的尺寸（寬度）。
（實施態樣2） 本實施態樣2，係對應上述實施態樣1的變化實施例。
圖20，係表示半導體晶片CP1的晶片布局的俯視圖，其係對應上述圖4的圖式。與上述圖4同樣，在圖20中，亦將半導體晶片CP1中的主MOS區域RG1以及感測MOS區域RG2附上影線表示之，另外，將結合襯墊（閘極襯墊PDG、源極襯墊PDS1a、PDS1b、源極襯墊PDS2，以及凱氏襯墊PDK）的位置以虛線表示。
本實施態樣2的半導體晶片CP1，與上述實施態樣1的半導體晶片CP1相異之處，在於以下的點。
在本實施態樣2的半導體晶片CP1中，在狹縫SL1的下方，為非活動區域（NAC）。亦即，功率MOSFET1，係由形成於半導體基板SB的主面的主MOS區域RG1且互相並聯連接的複數個單位電晶體單元所形成，惟在本實施態樣2的半導體晶片CP1中，在上述半導體基板SB的主面，在狹縫SL1的下方，並未形成單位電晶體單元。例如，在上述半導體基板SB的主面，在狹縫SL1的下方，上述p型半導體區域（p型本體區域）PR1形成遍及大致全部區域，而並未形成源極用的n＋
型半導體區域NR。
另一方面，在上述實施態樣1的半導體晶片CP1中，從上述圖4亦可知，狹縫SL1的下方亦為主MOS區域RG1（活動區域）的一部分，在上述半導體基板SB的主面，在狹縫SL1的下方，亦形成了單位電晶體單元。
亦即，在半導體基板SB的主面，在狹縫SL1的下方，是否也形成了單位電晶體單元，或是並未形成單位電晶體單元，係本實施態樣2的半導體晶片CP1與上述實施態樣1的半導體晶片CP1的相異點。其他的構造，本實施態樣2的半導體晶片CP1，與上述實施態樣1的半導體晶片CP1大致相同，故在此其重複説明省略。
當像上述實施態樣1那樣，在半導體基板SB的主面，在狹縫SL1的下方，也形成了單位電晶體單元時，由於可變更於源極電極ES1設置狹縫SL1的規格以作對應，故半導體晶片的設計比較容易，通用性較高。另外，配置在狹縫SL1的下方的單位電晶體單元的源極，與源極電極ES1連接比較困難。因此，配置在狹縫SL1的下方的單位電晶體單元，並未使用作為構成功率MOSFET1的單位電晶體單元，而可形成浮動狀態。
另一方面，當像本實施態樣2那樣，在半導體基板SB的主面，在狹縫SL1的下方，並未形成單位電晶體單元時，由於在狹縫SL1的下方並未形成浮動狀態的單位電晶體單元也無所謂，故從「盡可能提高相對於靜電破壞的耐受量」此等觀點來看，係有利的。
另外，本實施態樣2的技術思想，亦可適用於後述的實施態樣3～9。
（實施態樣3） 本實施態樣3，係對應上述實施態樣1的變化實施例。
圖21，係表示半導體晶片CP1的晶片布局的俯視圖，其係對應上述圖3的圖式。與上述圖3同樣，在圖21中，亦將半導體晶片CP1中的金屬層（閘極電極EG、閘極配線EGW以及源極電極ES1、ES2）附上影線表示之，另外，將結合襯墊（閘極襯墊PDG、源極襯墊PDS1a、PDS1b、源極襯墊PDS2，以及凱氏襯墊PDK）的位置以虛線表示。
在上述實施態樣1中，如上述圖3所示的，狹縫SL1係在X方向上延伸，惟在本實施態樣3中，如圖21所示的，狹縫SL1係在Y方向上延伸。
本實施態樣3的態樣，如圖21所示的，在俯視下，狹縫SL1的至少一部分，亦配置在源極襯墊PDS1a與凱氏襯墊PDK之間。藉此，比起並未設置狹縫SL1的態樣而言，更可令源極襯墊PDS1a與凱氏襯墊PDK之間的電流路徑的電阻增大。另外，在俯視下，源極襯墊PDS1a與凱氏襯墊PDK之間的最短路徑，被狹縫SL1所阻斷，藉此，便可更確實地令源極襯墊PDS1a與凱氏襯墊PDK之間的電流路徑的電阻增大。另外，在俯視下，狹縫SL1，以比起源極襯墊PDS1a、PDS1b而言凱氏襯墊PDK更靠近的方式配置，藉此，便可一邊抑制狹縫SL1的面積，一邊令源極襯墊PDS1a與凱氏襯墊PDK之間的電流路徑的電阻增大。
（實施態樣4） 本實施態樣4，係對應上述實施態樣1的變化實施例。
圖22，係表示半導體晶片CP1的晶片布局的俯視圖，其係對應上述圖3的圖式。與上述圖3同樣，在圖22中，亦將半導體晶片CP1中的金屬層（閘極電極EG、閘極配線EGW以及源極電極ES1、ES2）附上影線表示之，另外，將結合襯墊（閘極襯墊PDG、源極襯墊PDS1a、PDS1b、源極襯墊PDS2，以及凱氏襯墊PDK）的位置以虛線表示。
在上述實施態樣1中，如上述圖3所示的，狹縫SL1係在X方向上延伸，在上述實施態樣3中，如圖21所示的，狹縫SL1係在Y方向上延伸。
相對於此，在本實施態樣4中，如圖22所示的，在俯視下，凱氏襯墊PDK，以比起半導體晶片CP1的角部KD1以外的角部KD2、KD3、KD4而言角部KD1更靠近的方式配置；另外，以利用半導體晶片CP1的形成角部KD1的二邊（HN1、HN2）與狹縫SL1包圍凱氏襯墊PDK的方式，形成狹縫SL1。
亦即，在圖2～圖4的態樣中，在俯視下，凱氏襯墊PDK，配置在半導體晶片CP1的主面的4個角部KD1、KD2、KD3、KD4之中的角部KD1的附近。然後，在俯視下，形成利用半導體晶片CP1的4個邊HN1、HN2、HN3、HN4之中的形成角部KD1的2個邊HN1、HN2，以及以沿著凱氏襯墊PDK的方式在X方向以及Y方向上延伸的狹縫SL1，包圍凱氏襯墊PDK的狀態。然而，凱氏襯墊PDK，並未完全被半導體晶片CP1的二邊（HN1、HN2）與狹縫SL1所包圍，構成凱氏襯墊PDK的源極電極ES1與構成源極襯墊PDS1a的源極電極ES1，並未分離，而係連結在一起。因此，可確保凱氏襯墊PDK與源極襯墊PDS1a之間的導電路徑。
在本實施態樣4中，以利用半導體晶片CP1的二邊（HN1、HN2）與狹縫SL1包圍凱氏襯墊PDK的方式，形成狹縫SL1，藉此，便可一邊抑制狹縫SL1的長度（面積），一邊有效率地令源極襯墊PDS1a與凱氏襯墊PDK之間的電流路徑的電阻增大。因此，藉由抑制狹縫SL1的長度（面積），便可抑制伴隨著設置狹縫SL1所導致的功率MOSFET1的通道寬度（合計的通道寬度）的減少，進而抑制功率MOSFET1的導通電阻（導通電壓）。
（實施態樣5） 本實施態樣5，係對應上述實施態樣1的變化實施例。
圖23～圖25，係表示半導體晶片CP1的晶片布局的俯視圖，其係分別對應上述圖2～圖4的圖式。另外，在圖24中，將凱氏襯墊PDK與源極襯墊PDS1b之間的最短路徑，以附上符號STK1的二點鏈線表示。
在本實施態樣5中，如圖24所示的，利用設置於源極電極ES1的狹縫SL1，將源極電極ES1分割成2個。亦即，源極電極ES1，被狹縫SL1，分割成源極電極ES1a與源極電極ES1b。源極電極ES1a與源極電極ES1b，互相分離，在其之間，隔設著狹縫SL1。
在圖23～圖25的態樣中，源極用開口部OPS1a，配置在源極電極ES1a上，利用從源極用開口部OPS1a露出的源極電極ES1a，形成源極襯墊PDS1a。另外，源極用開口部OPS1b，配置在源極電極ES1b上，利用從源極用開口部OPS1b露出的源極電極ES1b，形成源極襯墊PDS1b。另外，凱氏襯墊用開口部OPK，配置在源極電極ES1b上，利用從凱氏襯墊用開口部OPK露出的源極電極ES1b，形成凱氏襯墊PDK。
在圖23～圖25的態樣中，源極電極ES1，被狹縫SL1，分割成源極電極ES1a與源極電極ES1b，凱氏襯墊PDK由源極電極ES1b所形成，源極襯墊PDS1a由源極電極ES1a所形成，故凱氏襯墊PDK與源極襯墊PDS1a之間，並未形成通過源極電極的導電路徑。
由於凱氏襯墊PDK由源極電極ES1b所形成，源極襯墊PDS1b亦由源極電極ES1b所形成，故凱氏襯墊PDK與源極襯墊PDS1b之間，形成了通過源極電極ES1b的導電路徑。因此，利用狹縫SL1將源極電極ES1分割成源極電極ES1a與源極電極ES1b的態樣，亦宜以在閘極電壓很大時源極襯墊PDS1b與凱氏襯墊PDK產生電位差的方式，並以源極襯墊PDS1b與凱氏襯墊PDK之間的電流路徑的電阻增大的方式，形成狹縫SL1。
因此，在本實施態樣5的態樣中，如圖24所示的，在俯視下，狹縫SL1的至少一部分，亦配置在源極襯墊PDS1b與凱氏襯墊PDK之間。藉此，便可令源極襯墊PDS1b與凱氏襯墊PDK之間的電流路徑的電阻增大。另外，在俯視下，源極襯墊PDS1b與凱氏襯墊PDK之間的最短路徑STK1，被狹縫SL1所阻斷，藉此，便可更確實地令源極襯墊PDS1b與凱氏襯墊PDK之間的電流路徑的電阻增大。
另外，由於形成源極襯墊PDS1a的源極電極ES1a，與形成源極襯墊PDS1b的源極電極ES1b，被狹縫SL1分隔，故很容易檢測出分別與源極襯墊PDS1a、PDS1b連接的上述導線WA的斷線。
（實施態樣6） 本實施態樣6，係針對上述實施態樣1～5的半導體晶片CP1與另一半導體晶片CP2的連接例進行説明。圖26，係表示半導體晶片CP1與半導體晶片CP2的連接構造的俯視圖。
圖26所示的半導體晶片CP1，對應上述實施態樣1～5的其中任一個的半導體晶片CP1。於圖26所示的半導體晶片CP2，內建了上述電流檢測電路部DKC的一部分或全部以及上述驅動電路DR。在上述電流檢測電路部DKC之中，至少運算放大器AMP1，內建於半導體晶片CP2。另外，半導體晶片CP2亦可更內建了上述控制電路部CLC的一部分或全部。
如圖26所示的，半導體晶片CP2，具有包含襯墊PD2a、PD2b、PD2c在內的複數個襯墊（襯墊電極）PD2。半導體晶片CP1的凱氏襯墊PDK，透過導電性的連接構件BW，與半導體晶片CP2的襯墊PD2a電連接；半導體晶片CP1的源極襯墊PDS2，透過導電性的連接構件BW，與半導體晶片CP2的襯墊PD2b電連接。半導體晶片CP1的閘極襯墊PDG，透過導電性的連接構件BW，與半導體晶片CP2的襯墊PD2c電連接。連接構件BW，例如為結合導線。由於半導體晶片CP1的源極襯墊PDS1a、PDS1b與上述負載LOD電連接，故並未與半導體晶片CP2連接。
在半導體晶片CP2中，襯墊PD2a，與形成於半導體晶片CP2內的運算放大器AMP1的2個輸入節點的其中一方，透過半導體晶片CP2的內部配線電連接；襯墊PD2b，與該運算放大器AMP1的2個輸入節點的其中另一方，透過半導體晶片CP2的內部配線電連接。另外，襯墊PD2c，與形成於半導體晶片CP2內的驅動電路DR，透過半導體晶片CP2的內部配線電連接。
因此，半導體晶片CP1的凱氏襯墊PDK，透過連接構件BW、半導體晶片CP2的襯墊PD2a，以及半導體晶片CP2的內部配線，與運算放大器AMP1的其中一方的輸入節點電連接。另外，半導體晶片CP1的源極襯墊PDS2，透過連接構件BW、半導體晶片CP2的襯墊PD2b，以及半導體晶片CP2的內部配線，與運算放大器AMP1的另一方的輸入節點電連接。藉此，便可利用包含運算放大器AMP1在內的上述電流檢測電路部DKC，一邊以半導體晶片CP1的凱氏襯墊PDK的電位與半導體晶片CP1的源極襯墊PDS2的電位彼此相等的方式進行控制，一邊檢測感測MOSFET2的電流。
（實施態樣7） 圖27～圖30，係表示本實施態樣7的半導體晶片CP1的晶片布局的俯視圖，其係分別對應上述圖2～圖4以及圖19的圖式。
與上述圖2同樣，在圖27中，亦對結合襯墊（閘極襯墊PDG、源極襯墊PDS1a、PDS1b、源極襯墊PDS2，以及凱氏襯墊PDK）附上影線。另外，與上述圖3同樣，在圖28中，亦將半導體晶片CP1中的金屬層（閘極電極EG、閘極配線EGW、源極電極ES1、ES2以及配線W1）附上影線表示之，另外，將結合襯墊（閘極襯墊PDG、源極襯墊PDS1a、PDS1b、源極襯墊PDS2，以及凱氏襯墊PDK）的位置以虛線表示。另外，與上述圖4同樣，在圖29中，亦將半導體晶片CP1中的主MOS區域RG1以及感測MOS區域RG2附上影線表示之，另外，將結合襯墊（閘極襯墊PDG、源極襯墊PDS1a、PDS1b、源極襯墊PDS2，以及凱氏襯墊PDK）的位置以虛線表示。另外，與上述圖19同樣，在圖30中，亦顯示出半導體晶片CP1中的金屬層（閘極電極EG、閘極配線EGW、源極電極ES1、ES2以及配線W1）的平面布局，同時將俯視下的源極襯墊PDS1a與連接部SZ1之間的區域RG5a，以及源極襯墊PDS1b與連接部SZ1之間的區域RG5b，附上點影線表示之。另外，在圖30中，將源極襯墊PDS1a與連接部SZ1之間的最短路徑，以附上符號STK2a的粗線表示，並將源極襯墊PDS1b與連接部SZ1之間的最短路徑，以附上符號STK2b的粗線表示。
在上述實施態樣1～6的態樣中，凱氏襯墊PDK，係由源極電極ES1所形成，因此，凱氏襯墊PDK，配置在主MOS區域RG1的上方。亦即，在俯視下，凱氏襯墊PDK，配置在被包含於主MOS區域RG1內的位置。
相對於此，在本實施態樣7的態樣中，凱氏襯墊PDK，並未配置在主MOS區域RG1的上方，在俯視下，凱氏襯墊PDK，係配置在與主MOS區域RG1不同的位置。亦即，在俯視下，凱氏襯墊PDK，並未與主MOS區域RG1重疊。因此，凱氏襯墊PDK，並非由源極電極ES1所形成，而係由用來形成凱氏襯墊PDK的電極（凱氏電極、源極電極）EK所形成。電極EK，透過配線W1與源極電極ES1電連接。
亦即，在本實施態樣7的態樣中，將用來形成凱氏襯墊PDK的電極EK，形成於與主MOS區域RG1或感測MOS區域RG2不同的平面位置，於俯視被包含在該電極EK內的位置設置凱氏襯墊用開口部OPK，利用從凱氏襯墊用開口部OPK露出的電極EK，形成凱氏襯墊PDK。然後，藉由將電極EK與源極電極ES1以配線（連接配線）W1連結，以透過電極EK以及配線W1將凱氏襯墊PDK與源極電極ES1電連接。電極EK以及配線W1，與源極電極ES1形成一體，配線W1隔設在電極EK與源極電極ES1之間。配線W1的寬度，比電極EK的寬度更小。電極EK以及配線W1，與源極電極ES1、源極電極ES2、閘極電極EG以及閘極配線EGW形成於同一層。亦即，藉由令共通的導電體膜（CD）形成圖案，以形成閘極電極EG、閘極配線EGW、源極電極ES1、源極電極ES2、電極EK以及配線W1。
另外，本實施態樣7的態樣，亦於源極電極ES1設置狹縫SL1，該狹縫SL1的作用，與上述實施態樣1～6的態樣相同。亦即，藉由形成狹縫SL1，以增大凱氏襯墊PDK與源極襯墊PDS1a、PDS1b之間的電流路徑的電阻，藉此，便可在閘極電壓很大時令源極襯墊PDS1a、PDS1b與凱氏襯墊PDK產生電位差。藉此，如在上述實施態樣1所説明的，可抑制感測比相對於閘極電壓的相依性。亦即，關於設置狹縫SL1的效果，本實施態樣7的態樣，亦與上述實施態樣1所説明者相同。
然而，在本實施態樣7的態樣中，針對狹縫SL1的形成位置的想法，與上述實施態樣1的態樣有若干不同。
亦即，在本實施態樣7的態樣中，源極電極ES1，係配置在主MOS區域RG1的上方，惟電極EK以及配線W1，並未配置在主MOS區域RG1的上方，在俯視下，係配置在與主MOS區域RG1相異的位置。因此，源極電極ES1，成為流過形成於主MOS區域RG1的功率MOSFET1的電流的路徑，惟電極EK以及配線W1，並未成為流過形成於主MOS區域RG1的功率MOSFET1的電流的路徑。
由於比起並未設置狹縫SL1的態樣而言，設置了狹縫SL1的態樣，在源極襯墊PDS1a、PDS1b與連接部SZ1之間的電流路徑的電阻會增大，因此，本實施態樣7的態樣，形成了狹縫SL1。在此，連接部SZ1，係配線W1與源極電極ES1的連接部（連接部位）。藉由設置狹縫SL1，令（配線W1和源極電極ES1的）連接部SZ1與源極襯墊PDS1a、PDS1b之間的電流路徑的電阻增大，以在閘極電壓很大時令源極襯墊PDS1a、PDS1b與連接部SZ1產生電位差，藉此，便可令源極襯墊PDS1a、PDS1b與凱氏襯墊PDK產生電位差。因此，如在上述實施態樣1所説明的，可抑制感測比相對於閘極電壓的相依性。
因此，在本實施態樣7的態樣中，狹縫SL1，以阻礙源極襯墊PDS1a、PDS1b與連接部SZ1之間的電流路徑的方式形成。另外，在圖28的態樣中，將狹縫SL1設置成2個（狹縫SL1a、SL1b）。亦即，為了令連接部SZ1與源極襯墊PDS1a之間的電流路徑的電阻增大，設置了狹縫SL1a；為了令連接部SZ1與源極襯墊PDS1b之間的電流路徑的電阻增大，設置了狹縫SL1b。因此，在上述實施態樣1所揭示的「＜關於狹縫的形成位置＞」的相關説明，藉由將「凱氏襯墊PDK」改成「連接部SZ1」，便亦可適用於本實施態樣7。若再度説明其中一部分，則如以下所述。
亦即，在俯視下，狹縫SL1a的至少一部分，宜配置在源極襯墊PDS1a與連接部SZ1之間。亦即，在圖30中，在俯視下，狹縫SL1a的至少一部分，宜配置在附上點影線的區域RG5a內。藉此，比起並未設置狹縫SL1a的態樣而言，更可令源極襯墊PDS1a與連接部SZ1之間的電流路徑的電阻增大。另外，在俯視下，狹縫SL1b的至少一部分，配置在源極襯墊PDS1b與連接部SZ1之間。亦即，在圖30中，在俯視下，狹縫SL1b的至少一部分，配置在附上點影線的區域RG5b內。藉此，比起並未設置狹縫SL1b的態樣而言，更可令源極襯墊PDS1b與連接部SZ1之間的電流路徑的電阻增大。這是因為，區域RG5a，具有發揮作為源極襯墊PDS1a與連接部SZ1之間的電流路徑的功能的可能性，故藉由以狹縫SL1a的至少一部分配置於該區域RG5a的方式設置狹縫SL1a，便可利用狹縫SL1a阻礙源極襯墊PDS1a與連接部SZ1之間的電流路徑。針對區域RG5b以及狹縫SL1b也是同樣。
另外，在俯視下，源極襯墊PDS1a與連接部SZ1之間的最短路徑STK2a，宜被狹縫SL1a所阻斷。亦即，在圖30中，在俯視下，狹縫SL1a宜横切源極襯墊PDS1a與連接部SZ1之間的最短路徑STK2a。亦即，在俯視下，源極襯墊PDS1a與連接部SZ1之間的最短路徑STK2a，宜與狹縫SL1a的一部分重疊。藉此，比起並未設置狹縫SL1a的態樣而言，可更確實地令源極襯墊PDS1a與連接部SZ1之間的電流路徑的電阻增大。這是因為，源極襯墊PDS1a與連接部SZ1之間的最短路徑STK2a，最容易發揮作為源極襯墊PDS1a與連接部SZ1之間的電流路徑的功能，故利用狹縫SL1a阻斷該最短路徑STK2a，對於令源極襯墊PDS1a與連接部SZ1之間的電流路徑的電阻增大而言特別有效。
另外，同樣地，在俯視下，源極襯墊PDS1b與連接部SZ1之間的最短路徑（STK2b），宜被狹縫SL1b所阻斷。亦即，在圖30中，在俯視下，狹縫SL1b宜横切源極襯墊PDS1b與連接部SZ1之間的最短路徑STK2b。亦即，在俯視下，源極襯墊PDS1b與連接部SZ1之間的最短路徑STK2b，宜與狹縫SL1b的一部分重疊。藉此，比起並未設置狹縫SL1b的態樣而言，便可更確實地令源極襯墊PDS1b與連接部SZ1之間的電流路徑的電阻增大。
藉由設置該等狹縫SL1a、SL1b，便可令源極襯墊PDS1a、PD1b與連接部SZ1之間的電流路徑的電阻增大，並可在閘極電壓很大時令源極襯墊PDS1a、PDS1b與凱氏襯墊PDK產生電位差，故可如上所述的，抑制感測比相對於閘極電壓的相依性。
另外，在本實施態樣7中，於與主MOS區域RG1不同的平面位置，設置用來形成凱氏襯墊PDK的電極EK，並在該電極EK上設置凱氏襯墊用開口部OPK以形成凱氏襯墊PDK，同時透過配線W1將該電極EK與源極電極ES1電連接。亦可將同樣的技術適用於源極襯墊PDS2。
亦即，亦可於與感測MOS區域RG2不同的平面位置，設置用來形成源極襯墊PDS2的電極，並在該電極上設置源極用開口部OPS2以形成源極襯墊PDS2，同時透過配線將該電極與源極電極ES2電連接。用來形成源極襯墊PDS2的電極，以及將該電極與源極電極ES2電連接的配線，可與源極電極ES2形成於同一層，並與源極電極ES2形成一體。另外，該技術內容，不僅可適用於本實施態樣7，亦可適用於上述實施態樣1～6，適用之後的態樣，在俯視下，源極襯墊PDS2，會配置在與感測MOS區域RG2不同的位置。
（實施態樣8） 本實施態樣8，係針對上述實施態樣7的半導體晶片CP1與另一半導體晶片CP2的連接例進行説明。圖31，係表示半導體晶片CP1與半導體晶片CP2的連接構造的俯視圖。
圖31所示的半導體晶片CP1，對應上述實施態樣7的半導體晶片CP1。圖31所示的半導體晶片CP2，與上述實施態樣6（圖26）的半導體晶片CP2基本上相同，故在此其重複説明省略。
圖31的態樣，係在半導體晶片CP1上，搭載半導體晶片CP2，亦即所謂的晶片堆疊構造。半導體晶片CP2，隔著接合材料（圖中未顯示）搭載並接合在半導體晶片CP1的頂面上。在俯視下，在半導體晶片CP1的頂面之中，在並未與半導體晶片CP1的襯墊（PDG、PDK、PDS1a、PDS1b）重疊的位置，搭載了半導體晶片CP2。
關於半導體晶片CP1的襯墊（PDG、PDK、PDS1a、PDS1b）與半導體晶片CP2的襯墊PD2的連接關係，圖31的態樣，亦與上述圖26的態樣相同。亦即，圖31的態樣亦同，半導體晶片CP1的凱氏襯墊PDK，透過導電性的連接構件BW，與半導體晶片CP2的襯墊PD2a電連接；半導體晶片CP1的源極襯墊PDS2，透過導電性的連接構件BW，與半導體晶片CP2的襯墊PD2b電連接。半導體晶片CP1的閘極襯墊PDG，透過導電性的連接構件BW，與半導體晶片CP2的襯墊PD2c電連接。連接構件BW，例如為結合導線。由於半導體晶片CP1的源極襯墊PDS1a、PDS1b，與上述負載LOD電連接，故並未與半導體晶片CP2連接。
因此，圖31的態樣亦同，半導體晶片CP1的凱氏襯墊PDK，透過連接構件BW、半導體晶片CP2的襯墊PD2a，以及半導體晶片CP2的內部配線，與運算放大器AMP1的其中一方的輸入節點電連接。另外，半導體晶片CP1的源極襯墊PDS2，透過連接構件BW、半導體晶片CP2的襯墊PD2b，以及半導體晶片CP2的內部配線，與運算放大器AMP1的另一方的輸入節點電連接。藉此，便可利用包含運算放大器AMP1在內的上述電流檢測電路部DKC，一邊以半導體晶片CP1的凱氏襯墊PDK的電位與半導體晶片CP1的源極襯墊PDS2的電位彼此相等的方式進行控制，一邊檢測感測MOSFET2的電流。
（實施態樣9） 圖32～圖35，係表示本實施態樣9的半導體晶片CP1的晶片布局的俯視圖，其係分別對應上述圖2～圖4以及圖19的圖式。
與上述圖2同樣，在圖32中，亦對結合襯墊（襯墊PD1以及源極襯墊PDS1a、PDS1b）附上影線。另外，與上述圖3同樣，在圖33中，亦將半導體晶片CP1中的金屬層（閘極配線EGW、源極電極ES1、ES2以及配線W2、W3）附上影線表示之，另外，將結合襯墊（PD1以及源極襯墊PDS1a、PDS1b）的位置以虛線表示。另外，與上述圖4同樣，在圖34中，亦將半導體晶片CP1中的主MOS區域RG1以及感測MOS區域RG2附上影線表示之，另外，將結合襯墊（襯墊PD1以及源極襯墊PDS1a、PDS1b）的位置以虛線表示。另外，在圖34中，形成了驅動電路DR或電流檢測電路部DKC等的控制電路區域RG6，亦附上影線表示之。另外，與上述圖19同樣，在圖35中，亦顯示出半導體晶片CP1中的金屬層（閘極配線EGW、源極電極ES1、ES2以及配線W2、W3）的平面布局，同時對俯視下的源極襯墊PDS1a與連接部SZ2之間的區域RG7，附上點影線表示之。另外，在圖35中，將源極襯墊PDS1a與連接部SZ2之間的最短路徑，以附上符號STK3的粗線表示。
在上述實施態樣1～8的態樣中，上述電流檢測電路部DKC，係形成於半導體晶片CP1的外部，在半導體晶片CP1內，並未形成上述電流檢測電路部DKC。
相對於此，在本實施態樣9的態樣中，於半導體晶片CP1，不僅內建了功率MOSFET1以及感測MOSFET2，亦內建了上述電流檢測電路部DKC的一部分或全部以及上述驅動電路DR。在上述電流檢測電路部DKC之中，至少運算放大器AMP1，內建於半導體晶片CP1。另外，亦可設置成半導體晶片CP1更內建了上述控制電路部CLC的一部分或全部的態樣。
因此，在本實施態樣9的態樣中，於半導體晶片CP1，並未形成閘極襯墊PDG、凱氏襯墊PDK以及源極襯墊PDS2。
不過，在本實施態樣9的態樣中，閘極配線EGW，與半導體晶片CP1內的驅動電路DR電連接。另外，形成於半導體晶片CP1內的運算放大器AMP1的2個輸入節點的其中一方（對應上述圖1的節點N1），透過形成於半導體晶片CP1內的配線W2，與源極電極ES1電連接。另外，形成於半導體晶片CP1內的運算放大器AMP1的2個輸入節點的其中另一方（對應上述圖1的節點N2），透過形成於半導體晶片CP1內的配線W3，與源極電極ES2電連接，因此，與感測MOSFET2的源極電連接。亦即，在半導體晶片CP1內，源極電極ES1，透過配線W2，與運算放大器AMP1的其中一方的輸入節點電連接，源極電極ES2，透過配線W3，與運算放大器AMP1的另一方的輸入節點電連接。藉此，便可利用包含運算放大器AMP1在內的上述電流檢測電路部DKC，一邊以半導體晶片CP1的連接部SZ2的電位與半導體晶片CP1的源極電極ES2的電位彼此相等的方式進行控制，一邊檢測感測MOSFET2的電流。在此，連接部SZ2，係配線W2與源極電極ES1的連接部（連接部位）。
在配線W2中，至少，配線W2與源極電極ES1的連接部SZ2的附近的部分，與源極電極ES1形成於同一層，並與源極電極ES1形成一體。配線W2，係在半導體晶片CP1內，將源極電極ES1與運算放大器AMP1的其中一方的輸入節點電連接的配線。另外，在配線W3中，至少，配線W3與源極電極ES2的連接部的附近的部分，與源極電極ES2形成於同一層，並與源極電極ES2形成一體。配線W3，係在半導體晶片CP1內，將源極電極ES2與運算放大器AMP1的另一方的輸入節點電連接的配線。
本實施態樣9的態樣，亦於源極電極ES1設置狹縫SL1，該狹縫SL1的作用，與上述實施態樣1～8的態樣基本上相同。然而，本實施態樣9的態樣，並無凱氏襯墊PDK，故技術思想有若干不同，係接近上述實施態樣7的態樣。
亦即，在本實施態樣9的態樣中，並無凱氏襯墊PDK；源極電極ES1，係透過配線W2與電流檢測電路部DKC（更特定而言係運算放大器AMP1）電連接。源極電極ES1，配置在主MOS區域RG1的上方，惟配線W2，並未配置在主MOS區域RG1的上方，在俯視下，係配置在與主MOS區域RG1不同的位置。因此，源極電極ES1，成為流過形成於主MOS區域RG1的功率MOSFET1的電流的路徑，惟配線W2，並未成為流過形成於主MOS區域RG1的功率MOSFET1的電流的路徑。
由於比起並未設置狹縫SL1的態樣而言，設置了狹縫SL1的態樣，在源極襯墊PDS1a、PDS1b與連接部SZ2之間的電流路徑的電阻會增大，因此，本實施態樣9的態樣，形成了狹縫SL1。藉由設置狹縫SL1，令（配線W2與源極電極ES1的）連接部SZ2與源極襯墊PDS1a、PDS1b之間的電流路徑的電阻增大，藉此，便可在閘極電壓很大時令源極襯墊PDS1a、PDS1b與連接部SZ2產生電位差。藉此，便可令源極襯墊PDS1a、PDS1b的電位與從連接部SZ2透過配線W2輸入電流檢測電路部DKC（更特定而言係運算放大器AMP1）的電位產生電位差。藉此，如在上述實施態樣1所説明的，可抑制感測比相對於閘極電壓的相依性。亦即，關於設置狹縫SL1的效果，本實施態樣9的態樣，亦與在上述實施態樣1所説明者相同。
因此，在本實施態樣9的態樣中，狹縫SL1，以阻礙源極襯墊PDS1a、PDS1b與連接部SZ2之間的電流路徑的方式形成。因此，上述實施態樣1所揭示的「＜關於狹縫的形成位置＞」的相關説明，藉由將「凱氏襯墊PDK」改成「連接部SZ2」，便亦可適用於本實施態樣9。若再度説明其中一部分，則如以下所述。
亦即，在俯視下，狹縫SL1的至少一部分，宜配置在源極襯墊PDS1a與連接部SZ2之間。亦即，在圖35中，在俯視下，狹縫SL1的至少一部分，宜配置在附上點影線的區域RG7內。藉此，比起並未設置狹縫SL1的態樣而言，更可令源極襯墊PDS1a與連接部SZ2之間的電流路徑的電阻增大。這是因為，區域RG7，具有發揮作為源極襯墊PDS1a與連接部SZ2之間的電流路徑的功能的可能性，故藉由以狹縫SL1的至少一部分配置在該區域RG7的方式設置狹縫SL1，便可利用狹縫SL1阻礙源極襯墊PDS1a與連接部SZ2之間的電流路徑。另外，在源極襯墊PDS1a、PDS1b之中，比較接近連接部SZ2的係源極襯墊PDS1a。
另外，在俯視下，源極襯墊PDS1a與連接部SZ2之間的最短路徑STK3，宜被狹縫SL1所阻斷。亦即，在圖35中，在俯視下，狹縫SL1宜横切源極襯墊PDS1a與連接部SZ2之間的最短路徑STK3。亦即，在俯視下，源極襯墊PDS1a與連接部SZ2之間的最短路徑STK3，宜與狹縫SL1的一部分重疊。藉此，比起並未設置狹縫SL1的態樣而言，便可更確實地令源極襯墊PDS1a與連接部SZ2之間的電流路徑的電阻增大。這是因為，源極襯墊PDS1a與連接部SZ2之間的最短路徑STK3，最容易發揮作為源極襯墊PDS1a與連接部SZ2之間的電流路徑的功能，故利用狹縫SL1阻斷該最短路徑STK3，對於令源極襯墊PDS1a與連接部SZ2之間的電流路徑的電阻增大特別有效。
藉由設置該等狹縫SL1，便可令源極襯墊PDS1a、PD1b與連接部SZ2之間的電流路徑的電阻增大，並可在閘極電壓很大時令源極襯墊PDS1a、PDS1b與連接部SZ2產生電位差，故如上所述的，可抑制感測比相對於閘極電壓的相依性。
以上，係根據實施態樣具體説明本發明人的發明，惟本發明並非僅限於該等實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
1‧‧‧功率MOSFET
2‧‧‧感測MOSFET
A1-A1‧‧‧剖面線
AMP1‧‧‧運算放大器
B1-B1‧‧‧剖面線
B2-B2‧‧‧剖面線
BAT‧‧‧電源
BD‧‧‧接合材料
BE‧‧‧背面電極
BW‧‧‧連接構件
CD‧‧‧導電體膜
CLC‧‧‧控制電路部
CP1‧‧‧半導體晶片
CP101‧‧‧半導體晶片
CP2‧‧‧半導體晶片
CT1‧‧‧接觸孔
CT2‧‧‧接觸孔
DKC‧‧‧電流檢測電路部
DN1‧‧‧電流路徑
DN2‧‧‧電流路徑
DP‧‧‧晶片襯墊
DR‧‧‧驅動電路
DT‧‧‧汲極端子
EG‧‧‧閘極電極
EGW‧‧‧閘極配線
EK‧‧‧電極
ES1‧‧‧源極電極
ES1a‧‧‧源極電極
ES1b‧‧‧源極電極
ES2‧‧‧源極電極
GF‧‧‧閘極絶緣膜
GND‧‧‧接地電位
GT‧‧‧閘極端子
HN1‧‧‧邊
HN2‧‧‧邊
HN3‧‧‧邊
HN4‧‧‧邊
IL‧‧‧絶緣膜
IP1 ‧‧‧電流
IP2 ‧‧‧電流
IPW ‧‧‧電流
IS1 ‧‧‧電流
IS2 ‧‧‧電流
ISE ‧‧‧電流
KD1‧‧‧角部
KD2‧‧‧角部
KD3‧‧‧角部
KD4‧‧‧角部
KT‧‧‧凱氏端子
LD‧‧‧引線
LDG‧‧‧閘極用引線
LDK‧‧‧凱氏襯墊用引線
LDS1a‧‧‧源極用引線
LDS1b‧‧‧源極用引線
LDS2‧‧‧源極用引線
LOD‧‧‧負載
ME‧‧‧電鍍層
MR‧‧‧封裝部
MSK‧‧‧遮蔽時間
N1‧‧‧節點
N2‧‧‧節點
N3‧‧‧節點
NAC‧‧‧非活動區域
NR‧‧‧n＋ 型半導體區域
OP‧‧‧開口部
OPG‧‧‧閘極用開口部
OPK‧‧‧凱氏襯墊用開口部
OPS1a‧‧‧源極用開口部
OPS1b‧‧‧源極用開口部
OPS2‧‧‧源極用開口部
PA‧‧‧保護膜
PD1‧‧‧襯墊
PD2‧‧‧襯墊
PD2a‧‧‧襯墊
PD2b‧‧‧襯墊
PD2c‧‧‧襯墊
PDG‧‧‧閘極襯墊
PDK‧‧‧凱氏襯墊
PDS1a‧‧‧源極襯墊
PDS1b‧‧‧源極襯墊
PDS2‧‧‧源極襯墊
PKG‧‧‧半導體裝置
PR1‧‧‧p型半導體區域
PR2‧‧‧p＋ 型半導體區域
RG1‧‧‧主MOS區域
RG2‧‧‧感測MOS區域
RG3‧‧‧區域
RG4‧‧‧區域
RG5a‧‧‧區域
RG5b‧‧‧區域
RG6‧‧‧控制電路區域
RG7‧‧‧區域
RST‧‧‧電阻
SB‧‧‧半導體基板
SD1‧‧‧邊
SD2‧‧‧邊
SD3‧‧‧邊
SD4‧‧‧邊
SL1‧‧‧狹縫
SL1a‧‧‧狹縫
SL1b‧‧‧狹縫
SR‧‧‧感測比
ST1‧‧‧源極端子
ST2‧‧‧源極端子
STK‧‧‧最短路徑
STK1‧‧‧最短路徑
STK2a‧‧‧最短路徑
STK2b‧‧‧最短路徑
STK3‧‧‧最短路徑
SZ1‧‧‧連接部
SZ2‧‧‧連接部
TE1‧‧‧端子
TG‧‧‧溝槽式閘極電極
TGL‧‧‧配線部
TR‧‧‧溝槽
TR1‧‧‧電晶體
VIN‧‧‧電源電位
W1‧‧‧配線
W2‧‧‧配線
W3‧‧‧配線
WA‧‧‧結合導線
X‧‧‧方向
Y‧‧‧方向
2‧‧‧感測MOSFET
A1-A1‧‧‧剖面線
AMP1‧‧‧運算放大器
B1-B1‧‧‧剖面線
B2-B2‧‧‧剖面線
BAT‧‧‧電源
BD‧‧‧接合材料
BE‧‧‧背面電極
BW‧‧‧連接構件
CD‧‧‧導電體膜
CLC‧‧‧控制電路部
CP1‧‧‧半導體晶片
CP101‧‧‧半導體晶片
CP2‧‧‧半導體晶片
CT1‧‧‧接觸孔
CT2‧‧‧接觸孔
DKC‧‧‧電流檢測電路部
DN1‧‧‧電流路徑
DN2‧‧‧電流路徑
DP‧‧‧晶片襯墊
DR‧‧‧驅動電路
DT‧‧‧汲極端子
EG‧‧‧閘極電極
EGW‧‧‧閘極配線
EK‧‧‧電極
ES1‧‧‧源極電極
ES1a‧‧‧源極電極
ES1b‧‧‧源極電極
ES2‧‧‧源極電極
GF‧‧‧閘極絶緣膜
GND‧‧‧接地電位
GT‧‧‧閘極端子
HN1‧‧‧邊
HN2‧‧‧邊
HN3‧‧‧邊
HN4‧‧‧邊
IL‧‧‧絶緣膜
IP1 ‧‧‧電流
IP2 ‧‧‧電流
IPW ‧‧‧電流
IS1 ‧‧‧電流
IS2 ‧‧‧電流
ISE ‧‧‧電流
KD1‧‧‧角部
KD2‧‧‧角部
KD3‧‧‧角部
KD4‧‧‧角部
KT‧‧‧凱氏端子
LD‧‧‧引線
LDG‧‧‧閘極用引線
LDK‧‧‧凱氏襯墊用引線
LDS1a‧‧‧源極用引線
LDS1b‧‧‧源極用引線
LDS2‧‧‧源極用引線
LOD‧‧‧負載
ME‧‧‧電鍍層
MR‧‧‧封裝部
MSK‧‧‧遮蔽時間
N1‧‧‧節點
N2‧‧‧節點
N3‧‧‧節點
NAC‧‧‧非活動區域
NR‧‧‧n＋ 型半導體區域
OP‧‧‧開口部
OPG‧‧‧閘極用開口部
OPK‧‧‧凱氏襯墊用開口部
OPS1a‧‧‧源極用開口部
OPS1b‧‧‧源極用開口部
OPS2‧‧‧源極用開口部
PA‧‧‧保護膜
PD1‧‧‧襯墊
PD2‧‧‧襯墊
PD2a‧‧‧襯墊
PD2b‧‧‧襯墊
PD2c‧‧‧襯墊
PDG‧‧‧閘極襯墊
PDK‧‧‧凱氏襯墊
PDS1a‧‧‧源極襯墊
PDS1b‧‧‧源極襯墊
PDS2‧‧‧源極襯墊
PKG‧‧‧半導體裝置
PR1‧‧‧p型半導體區域
PR2‧‧‧p＋ 型半導體區域
RG1‧‧‧主MOS區域
RG2‧‧‧感測MOS區域
RG3‧‧‧區域
RG4‧‧‧區域
RG5a‧‧‧區域
RG5b‧‧‧區域
RG6‧‧‧控制電路區域
RG7‧‧‧區域
RST‧‧‧電阻
SB‧‧‧半導體基板
SD1‧‧‧邊
SD2‧‧‧邊
SD3‧‧‧邊
SD4‧‧‧邊
SL1‧‧‧狹縫
SL1a‧‧‧狹縫
SL1b‧‧‧狹縫
SR‧‧‧感測比
ST1‧‧‧源極端子
ST2‧‧‧源極端子
STK‧‧‧最短路徑
STK1‧‧‧最短路徑
STK2a‧‧‧最短路徑
STK2b‧‧‧最短路徑
STK3‧‧‧最短路徑
SZ1‧‧‧連接部
SZ2‧‧‧連接部
TE1‧‧‧端子
TG‧‧‧溝槽式閘極電極
TGL‧‧‧配線部
TR‧‧‧溝槽
TR1‧‧‧電晶體
VIN‧‧‧電源電位
W1‧‧‧配線
W2‧‧‧配線
W3‧‧‧配線
WA‧‧‧結合導線
X‧‧‧方向
Y‧‧‧方向
[圖1] 係表示使用了一實施態樣的半導體晶片的電子裝置的一例的電路圖。 [圖2] 係表示一實施態樣的半導體晶片的晶片布局的俯視圖。 [圖3] 係表示一實施態樣的半導體晶片的晶片布局的俯視圖。 [圖4] 係表示一實施態樣的半導體晶片的晶片布局的俯視圖。 [圖5] 係一實施態樣的半導體晶片的部分放大俯視圖。 [圖6] 係一實施態樣的半導體晶片的主要部位剖面圖。 [圖7] 係一實施態樣的半導體晶片的主要部位剖面圖。 [圖8] 係一實施態樣的半導體裝置的頂面圖。 [圖9] 係一實施態樣的半導體裝置的底面圖。 [圖10] 係一實施態樣的半導體裝置的平面透視圖。 [圖11] 係一實施態樣的半導體裝置的剖面圖。 [圖12] 係一實施態樣的半導體裝置的剖面圖。 [圖13] 係檢討例的半導體晶片的俯視圖。 [圖14] 係表示檢討例的半導體晶片的電流感測特性的圖式。 [圖15] 係檢討例的半導體晶片的主要部位剖面圖。 [圖16] 係表示一實施態樣的半導體晶片的晶片布局的俯視圖。 [圖17] 係表示一實施態樣的半導體晶片的電流感測特性的圖式。 [圖18] 係表示將功率MOSFET啟動時的時序圖。 [圖19] 係表示一實施態樣的半導體晶片的晶片布局的俯視圖。 [圖20] 係表示另一實施態樣的半導體晶片的晶片布局的俯視圖。 [圖21] 係表示另一實施態樣的半導體晶片的晶片布局的俯視圖。 [圖22] 係表示另一實施態樣的半導體晶片的晶片布局的俯視圖。 [圖23] 係表示另一實施態樣的半導體晶片的晶片布局的俯視圖。 [圖24] 係表示另一實施態樣的半導體晶片的晶片布局的俯視圖。 [圖25] 係表示另一實施態樣的半導體晶片的晶片布局的俯視圖。 [圖26] 係表示半導體晶片的連接構造的俯視圖。 [圖27] 係表示另一實施態樣的半導體晶片的晶片布局的俯視圖。 [圖28] 係表示另一實施態樣的半導體晶片的晶片布局的俯視圖。 [圖29] 係表示另一實施態樣的半導體晶片的晶片布局的俯視圖。 [圖30] 係表示另一實施態樣的半導體晶片的晶片布局的俯視圖。 [圖31] 係表示半導體晶片的連接構造的俯視圖。 [圖32] 係表示另一實施態樣的半導體晶片的晶片布局的俯視圖。 [圖33] 係表示另一實施態樣的半導體晶片的晶片布局的俯視圖。 [圖34] 係表示另一實施態樣的半導體晶片的晶片布局的俯視圖。 [圖35] 係表示另一實施態樣的半導體晶片的晶片布局的俯視圖。
CP1‧‧‧半導體晶片
EG‧‧‧閘極電極
EGW‧‧‧閘極配線
ES1‧‧‧源極電極
ES2‧‧‧源極電極
PDG‧‧‧閘極襯墊
PDK‧‧‧凱氏襯墊
PDS1a‧‧‧源極襯墊
PDS1b‧‧‧源極襯墊
PDS2‧‧‧源極襯墊
SL1‧‧‧狹縫
X‧‧‧方向
Y‧‧‧方向
Claims (13)
- 一種半導體裝置，其特徵為包含： 半導體基板； 第1MOSFET，形成於該半導體基板的主面的第1區域； 第2MOSFET，形成於該半導體基板的該主面的第2區域； 第1源極電極，形成於該第1區域的上方，並與該第1MOSFET的源極電連接； 第2源極電極，形成於該半導體基板的該主面的上方，並與該第2MOSFET的源極電連接； 閘極電極，形成於該半導體基板的該主面的上方，並與該第1MOSFET的閘極以及該第2MOSFET的閘極電連接； 汲極電極，形成於該半導體基板的該主面的相反側的背面，並與該第1MOSFET的汲極以及該第2MOSFET的汲極電連接； 絶緣膜，形成於該半導體基板的該主面的上方，並覆蓋該第1源極電極、該第2源極電極以及該閘極電極； 第1源極襯墊，由從該絶緣膜的第1開口部露出的該第1源極電極所形成； 第2源極襯墊，由從該絶緣膜的第2開口部露出的該第1源極電極所形成； 第3源極襯墊，由從該絶緣膜的第3開口部露出的該第2源極電極所形成；以及 閘極襯墊，由從該絶緣膜的第4開口部露出的該閘極電極所形成； 該第2MOSFET，係用來檢測流過該第1MOSFET的電流的元件； 在該半導體基板的該主面中，該第2區域比第1區域面積更小； 該第1源極襯墊以及該第2源極襯墊，配置在該第1區域的上方； 該第1源極襯墊，係用來輸出流過該第1MOSFET的電流的襯墊； 該第2源極襯墊，係用來檢測該第1MOSFET的源極電位的襯墊； 該第1源極電極，具有狹縫； 在俯視下，該狹縫的至少一部分，配置在該第1源極襯墊與該第2源極襯墊之間。
- 如申請專利範圍第1項之半導體裝置，其中， 在俯視下，該第1源極襯墊與該第2源極襯墊之間的最短路徑，被該狹縫所阻斷。
- 如申請專利範圍第2項之半導體裝置，其中， 在俯視下，該狹縫，以比起該第1源極襯墊而言該第2源極襯墊更靠近的方式配置。
- 如申請專利範圍第2項之半導體裝置，其中， 在俯視下，該第2源極襯墊，以比起該半導體裝置的第1角部以外的角部而言該第1角部更靠近的方式配置； 在俯視下，以利用該半導體裝置之形成該第1角部的二邊與該狹縫包圍該第2源極襯墊的方式，形成該狹縫。
- 如申請專利範圍第1項之半導體裝置，其中， 該第1MOSFET，係由形成於該半導體基板的該主面的該第1區域且互相並聯連接的複數個單位電晶體單元所形成。
- 如申請專利範圍第5項之半導體裝置，其中， 於該半導體基板的該主面中，在該狹縫的下方，並未形成該單位電晶體單元。
- 如申請專利範圍第1項之半導體裝置，其中， 該第2源極襯墊以及該第3源極襯墊，與用來檢測流過該第2MOSFET的電流的電流檢測電路部電連接； 該電流檢測電路部係設置在該半導體裝置的外部。
- 如申請專利範圍第7項之半導體裝置，其中， 該電流檢測電路部具有差動放大器； 該第2源極襯墊，與該電流檢測電路部的該差動放大器的第1輸入節點電連接； 該第3源極襯墊，與該電流檢測電路部的該差動放大器的第2輸入節點電連接。
- 一種半導體裝置，其特徵為包含： 半導體基板； 第1MOSFET，形成於該半導體基板的主面的第1區域； 第2MOSFET，形成於該半導體基板的該主面的第2區域； 第1源極電極，形成於該第1區域的上方，並與該第1MOSFET的源極電連接； 第2源極電極，形成於該半導體基板的該主面的上方，並與該第2MOSFET的源極電連接； 第3源極電極，形成於該半導體基板的該主面的上方，並透過第1配線與該第1源極電極電連接； 閘極電極，形成於該半導體基板的該主面的上方，並與該第1MOSFET的閘極以及該第2MOSFET的閘極電連接； 汲極電極，形成於該半導體基板的該主面的相反側的背面，並與該第1MOSFET的汲極以及該第2MOSFET的汲極電連接； 絶緣膜，形成於該半導體基板的該主面的上方，並覆蓋該第1源極電極、該第2源極電極以及該閘極電極； 第1源極襯墊，由從該絶緣膜的第1開口部露出的該第1源極電極所形成； 第2源極襯墊，由從該絶緣膜的第2開口部露出的該第3源極電極所形成； 第3源極襯墊，由從該絶緣膜的第3開口部露出的該第2源極電極所形成；以及 閘極襯墊，由從該絶緣膜的第4開口部露出的該閘極電極所形成； 該第2MOSFET，係用來檢測流過該第1MOSFET的電流的元件； 在該半導體基板的該主面中，該第2區域比第1區域面積更小； 該第1源極襯墊，配置在該第1區域的上方； 該第2源極襯墊，配置在該第1區域的上方以外； 該第1源極襯墊，係用來輸出流過該第1MOSFET的電流的襯墊； 該第2源極襯墊，係用來檢測該第1MOSFET的源極電位的襯墊； 該第1源極電極，具有狹縫； 在俯視下，該狹縫的至少一部分，配置在該第1配線和該第1源極電極的連接部與該第1源極襯墊之間。
- 如申請專利範圍第9項之半導體裝置，其中， 在俯視下，該連接部與該第1源極襯墊之間的最短路徑，被該狹縫所阻斷。
- 一種半導體裝置，其特徵為包含： 半導體基板； 第1MOSFET，形成於該半導體基板的主面的第1區域； 第2MOSFET，形成於該半導體基板的該主面的第2區域； 電流檢測電路部，形成於該半導體基板的該主面的第3區域； 第1源極電極，形成於該第1區域的上方，並與該第1MOSFET的源極電連接； 汲極電極，形成於該半導體基板的該主面的相反側的背面，並與該第1MOSFET的汲極以及該第2MOSFET的汲極電連接； 絶緣膜，形成於該半導體基板的該主面的上方，並覆蓋該第1源極電極；以及 第1源極襯墊，由從該絶緣膜的第1開口部露出的該第1源極電極所形成； 該第1MOSFET以及該第2MOSFET，其汲極之間互相電連接且其閘極之間互相電連接； 該第2MOSFET，係用來檢測流過該第1MOSFET的電流的元件； 在該半導體基板的該主面中，該第2區域比第1區域面積更小； 該第1源極襯墊，係用來輸出流過該第1MOSFET的電流的襯墊，且配置在該第1區域的上方； 該電流檢測電路部，係用來檢測流過該第2MOSFET的電流的電路； 該第1源極電極，透過第1配線與該電流檢測電路部電連接； 該第2MOSFET的源極，與該電流檢測電路部電連接； 該第1源極電極，具有狹縫； 在俯視下，該狹縫的至少一部分，配置在該第1配線和該第1源極電極的連接部與該第1源極襯墊之間。
- 如申請專利範圍第11項之半導體裝置，其中， 在俯視下，該連接部與該第1源極襯墊之間的最短路徑，被該狹縫所阻斷。
- 如申請專利範圍第11項之半導體裝置，其中， 該電流檢測電路部，具有差動放大器； 該第1源極電極，透過該第1配線與該電流檢測電路部的該差動放大器的第1輸入節點電連接； 該第2MOSFET的源極，與該電流檢測電路部的該差動放大器的第2輸入節點電連接。
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