JP2009295845A - 半導体装置 - Google Patents

Abstract

【課題】 メインおよびセンスＤＭＯＳ間におけるオン抵抗比の誤差を小さくし、電流検出精度を高めること。
【解決手段】 ゲート電極膜５の一部５ａがメイン側ソース電極膜４に入り込んでいるため、ドレイン電流経路７が長くなり、ドレイン電流経路７におけるメイン側ソース電極膜４の配線抵抗値（Ｒａ＋Ｒｂ）が大きくなる。従って、一部５ａの長さを調整することにより、配線抵抗値（Ｒａ＋Ｒｂ）を調整することができる。従って、メインＶＤＭＯＳ２の配線抵抗値Ｒａと、センスＶＤＭＯＳ３の配線抵抗値（Ｒｃ＋Ｒｄ）とを等しくすることができるため、メインおよびセンスＤＭＯＳ間におけるオン抵抗比の誤差を小さくし、電流検出精度を高めることができる。
【選択図】 図２

Description

この発明は、負荷に負荷電流を供給するメイン半導体素子と、このメイン半導体素子と並列接続され、メイン半導体素子と共にカレントミラー回路を構成して負荷電流を検出するためのセンス半導体素子とを同一の半導体基板に備えた半導体装置に関する。

従来、この種の半導体装置においてメイン半導体素子およびセンス半導体素子には、両半導体素子のセル数の比に比例した電流が流れる。たとえば、メイン半導体素子のセル数が１００００、センス半導体素子のセル数が１０とすると、１０００：１のカレントミラー比で電流が流れる。

上記の構成では、メイン半導体素子に電流が多く流れるため、そのオン抵抗はセンス半導体素子のオン抵抗に比べて抵抗値が非常に小さい。このため、配線抵抗とオン抵抗の抵抗値比率は、メイン半導体素子とセンス半導体素子とで異なってしまう。たとえば、メイン半導体素子のオン抵抗、配線抵抗の抵抗値をそれぞれ１１０ｍΩ、４０ｍΩとし、センス半導体素子のオン抵抗、配線抵抗の抵抗値をそれぞれ１１０Ω、４０ｍΩとすると、メイン半導体素子の方がセンス半導体素子に比べて配線抵抗の抵抗値比率が高くなる。

また、ＭＯＳトランジスタなどの半導体素子における配線には、通常、金属配線、たとえばＡｌ配線が用いられる。Ａｌ配線とＭＯＳトランジスタの温度特性は、たとえば、前者が約３０００ｐｐｍ／Ｔ、後者が約４５００ｐｐｍ／Ｔと異なっている。このため、上述の抵抗値比率の相違により、カレントミラー回路比の精度は、温度によって変化し、電流検出精度が悪化するという問題があった。

そこで、その問題を解決する半導体装置として、特許文献１に記載の二重拡散型電界効果トランジスタ（ＤＭＯＳ，Double-diffused MOSFET）が提案されている。このＤＭＯＳは、負荷に負荷電流を供給するメインＤＭＯＳと、負荷電流を検出するセンスＤＭＯＳとを同一半導体基板内に形成している。メインおよびセンスＤＭＯＳは、ドレイン端子およびゲート端子を共用しており、カレントミラー回路を構成している。

メインＤＭＯＳのソースには、ソース端子およびケルビン端子が接続され、センスＤＭＯＳのソースには、電流検出用のミラー端子が接続されている。センスＤＭＯＳのソースおよびミラー端子間には、ｎ−型の拡散層による抵抗が接続されている。
そして、ドレイン領域の抵抗成分と抵抗の温度係数（温度に対する抵抗値の変化）を同じに設定することにより、オン抵抗比（カレントミラー比）のゲート電圧およびチャネル温度依存性を小さくする。

特許第３２３７６１２号公報（第２３段落、図１８）。

しかし、上記特許文献１に記載の半導体装置は、センスＤＭＯＳの配線抵抗と、ミラー端子およびオペアンプ間の配線抵抗と、ソース端子およびケルビン端子間の配線抵抗とを考慮していない構成であるため、メインおよびセンスＤＭＯＳ間でオン抵抗比（カレントミラー比）に誤差が存在するので、電流検出精度が低いという問題がある。また、ｎ−型の拡散層による抵抗値の設定は、誤差が大きいという問題もある。

そこでこの発明は、上述の問題を解決するためになされたものであり、メインおよびセンスＤＭＯＳ間におけるオン抵抗比の誤差を小さくし、電流検出精度を高めることを目的とする。

この発明は、上記目的を達成するため、請求項１に記載の発明では、負荷に負荷電流を供給するメイン半導体素子（２）と、前記メイン半導体素子と並列接続され、前記メイン半導体素子と共にカレントミラー回路を構成するセンス半導体素子（３）と、を同一の半導体基板に備えており、前記メイン半導体素子は、前記半導体基板の表面に配置された第１電極およびゲート電極と、前記半導体基板の裏面に配置された第２電極とを有し、前記ゲート電極に電圧を印加することにより前記第１および第２電極間に電流を流すように構成された複数のセルから構成されており、前記センス半導体素子は、前記メイン半導体素子を構成するセルよりも少ない数のセルから構成されており、前記メイン半導体素子およびセンス半導体素子を構成する各セルのゲート電極および第２電極は、それぞれ共通接続されており、前記メイン半導体素子を構成する各セルの第１電極を接続して前記半導体基板の表面に形成されたメイン側第１電極膜（４）と、前記センス半導体素子を構成するセルの第１電極を接続して前記半導体基板の表面に形成されたセンス側第１電極膜（６）と、前記メイン側第１電極膜に接続されたメイン側端子（Ｓ）と、前記センス側第１電極膜に接続されたセンス側端子（Ｍ）と、前記メイン側第１電極膜において前記メイン側端子とは異なる箇所に接続された電圧検出端子（Ｋ）と、を備えており、前記センス側端子および電圧検出端子が、前記センス半導体素子に流れる電流を検出するための電流検出回路（２３）に接続可能に構成された半導体装置（１）において、前記センス半導体素子の配線抵抗値（Ｒｃ）と、前記センス側端子および前記電流検出回路間の配線抵抗値（Ｒｄ）とを加算した配線抵抗値（Ｒｃ＋Ｒｄ）が、前記メイン側端子および電圧検出端子間の配線抵抗値（Ｒｂ）を前記メイン側端子の配線抵抗値（Ｒａ＋Ｒｂ）から減算した配線抵抗値（Ｒａ）とほぼ等しくなるように構成されてなるという技術的手段を用いる。

センス半導体素子（３）の配線抵抗値（Ｒｃ）と、センス側端子（Ｍ）および電流検出回路（２３）間の配線抵抗値（Ｒｄ）とを加算した配線抵抗値（以下、センス側配線抵抗値という）（Ｒｃ＋Ｒｄ）が、メイン側端子（Ｓ）および電圧検出端子（Ｋ）間の配線抵抗値（Ｒｂ）をメイン側端子の配線抵抗値（Ｒａ＋Ｒｂ）から減算した配線抵抗値（以下、電圧検出側配線抵抗値という）（Ｒａ）とほぼ等しくなるように構成されてなるため、メインおよびセンス半導体素子におけるオン抵抗比（カレントミラー比）を小さくすることができるので、センス半導体素子による電流検出精度を高めることができる。

請求項２に記載の発明では、請求項１に記載の半導体装置（１）において、前記各メインセルの各ゲート電極間を接続してなるゲート電極膜（５）が、前記半導体基板の表面において前記メイン側第１電極膜（４）の周囲に形成されており、前記ゲート電極膜の一部（５ａ）が、前記メイン側第１電極膜における前記メイン側端子（Ｓ）と前記電圧検出端子（Ｋ）とを結ぶ線（Ｌ）を遮るように前記メイン側第１電極膜に入り込んでなるという技術的手段を用いる。

ゲート電極膜（５）の一部（５ａ）が、メイン側第１電極膜（４）におけるメイン側端子（Ｓ）と電圧検出端子（Ｋ）とを結ぶ線（Ｌ）を遮るようにメイン側第１電極膜に入り込んでなるため、その入り込む長さを変えることにより、メイン側第１電極膜のメイン側端子および電圧検出端子間における電流の経路（７）の長さを変えることができるので、その電流の経路におけるメイン側第１電極膜の配線抵抗値（Ｒａ＋Ｒｂ）を変えることができる。これにより、電圧検出側配線抵抗値（Ｒａ）を変えることができる。

つまり、センス側配線抵抗値（Ｒｃ＋Ｒｄ）に応じて、ゲート電極膜（５）の一部（５ａ）がメイン側第１電極膜（４）に入り込む長さを調整することにより、電圧検出側配線抵抗値（Ｒａ）を調整することができる。
したがって、ゲート電極膜（５）の一部（５ａ）がメイン側第１電極膜（４）に入り込む長さを調整することにより、センス側配線抵抗値（Ｒｃ＋Ｒｄ）と、電圧検出側配線抵抗値（Ｒａ）とをほぼ等しくすることができる。

請求項３に記載の発明では、請求項１または請求項２に記載の半導体装置（１）において、前記メイン側第１電極膜（４）のうち、前記メイン側端子（Ｓ）および電圧検出端子（Ｋ）間の領域には、前記メイン側第１電極膜の形成されていない非形成領域（１ｂ）が、前記メイン側第１電極膜における前記メイン側端子と前記電圧検出端子とを結ぶ線（Ｌ）を遮るように前記メイン側第１電極膜に入り込んでなるという技術的手段を用いる。

メイン側第１電極膜（４）の形成されていない非形成領域（１ｂ）が、メイン側第１電極膜におけるメイン側端子（Ｓ）と電圧検出端子（Ｋ）とを結ぶ線（Ｌ）を遮るようにメイン側第１電極膜に入り込んでなるため、その入り込む長さを変えることにより、メイン側第１電極膜のメイン側端子および電圧検出端子間における電流の経路（７）の長さを変えることができるので、その電流の経路におけるメイン側第１電極膜の配線抵抗値（Ｒａ＋Ｒｂ）を変えることができる。これにより、電圧検出側配線抵抗値（Ｒａ）を変えることができる。

つまり、センス側配線抵抗値（Ｒｃ＋Ｒｄ）に応じて、メイン側第１電極膜（４）の形成されていない非形成領域（１ｂ）がメイン側第１電極膜に入り込む長さを調整することにより、電圧検出側配線抵抗値（Ｒａ）を調整することができる。
したがって、メイン側第１電極膜（４）の形成されていない非形成領域（１ｂ）がメイン側第１電極膜に入り込む長さを調整することにより、センス側配線抵抗値（Ｒｃ＋Ｒｄ）と、電圧検出側配線抵抗値（Ｒａ）とをほぼ等しくすることができる。

請求項４に記載の発明では、請求項１ないし請求項３のいずれか１つに記載の半導体装置（１）において、前記電圧検出端子（Ｋ）が前記メイン側第１電極膜（４）の複数箇所に配置されてなるという技術的手段を用いる。

電圧検出端子（Ｋ）がメイン側第１電極膜（４）の複数箇所に配置されてなるため、どの電圧検出端子を選択するかによって、メイン側第１電極膜のメイン側端子（Ｓ）および電圧検出端子（Ｋ）間における電流の経路の長さを変えることができるので、その電流の経路におけるメイン側第１電極膜の配線抵抗値（Ｒａ＋Ｒｂ）を変えることができる。これにより、電圧検出側配線抵抗値（Ｒａ）を変えることができる。

請求項５に記載の発明では、請求項４に記載の半導体装置（１）において、前記各電圧検出端子（Ｋ）間には、前記メイン側第１電極膜（４）の形成されていない非形成領域（１ｃ）が介在されてなるという技術的手段を用いる。

各電圧検出端子（Ｋ）間には、メイン側第１電極膜（４）の形成されていない非形成領域（１ｃ）が介在されてなるため、電圧検出端子間における電流の経路の長さを変えることができるので、その電流の経路におけるメイン側第１電極膜の配線抵抗値（Ｒａ＋Ｒｂ）を変えることができる。これにより、電圧検出側配線抵抗値（Ｒａ）を変えることができる。

請求項６に記載の発明では、請求項４または請求項５に記載の半導体装置（１）において、前記各電圧検出端子（Ｋ）のうち所定の電圧検出端子間が、線材（１２，１３）によって短絡されてなるという技術的手段を用いる。

各電圧検出端子（Ｋ）のうち所定の電圧検出端子間が、線材（１２，１３）によって短絡されてなるため、その線材の抵抗値によってメイン側第１電極膜の配線抵抗値（Ｒａ＋Ｒｂ）を変えることができる。これにより、電圧検出側配線抵抗値（Ｒａ）を変えることができる。

請求項７に記載の発明では、請求項４ないし請求項６のいずれか１つに記載の半導体装置（１）において、前記電圧検出端子（Ｋ）の周囲は、前記メイン側第１電極膜（４）の形成されていない非形成領域（１ｄ）によって囲まれており、かつ、その非形成領域の一部には、前記メイン側第１電極膜の形成された形成領域（４ａ）が存在し、その形成領域によって前記電圧検出端子の周囲の外側と内側とが導通してなるという技術的手段を用いる。

電圧検出端子（Ｋ）の周囲は、メイン側第１電極膜（４）の形成されていない非形成領域（１ｄ）によって囲まれてなるため、電圧検出端子間における電流の経路の長さを変えることができるので、その電流の経路におけるメイン側第１電極膜の配線抵抗値（Ｒａ＋Ｒｂ）を変えることができる。これにより、電圧検出側配線抵抗値（Ｒａ）を変えることができる。
しかも、非形成領域の一部には、メイン側第１電極膜の形成された形成領域（４ａ）が存在し、その形成領域によって電圧検出端子の周囲の外側と内側とが導通してなるため、その形成領域の形成位置および形成面積の少なくとも一方を変えることにより、電圧検出側配線抵抗値（Ｒａ）を微調整することができる。

請求項８に記載の発明では、請求項７に記載の半導体装置（１）において、前記形成領域（４ａ）が、所定の除去手段によって除去可能に複数存在してなるという技術的手段を用いる。

形成領域（４ａ）が、所定の除去手段によって除去可能に複数存在してなるため、所定の除去手段によって所定の形成領域を除去することにより、電圧検出端子（Ｋ）間における電流の経路の長さを変えることができるので、その電流の経路におけるメイン側第１電極膜の配線抵抗値（Ｒａ＋Ｒｂ）を変えることができる。これにより、電圧検出側配線抵抗値（Ｒａ）を変えることができる。

請求項９に記載の発明では、請求項３ないし請求項８のいずれか１つに記載の半導体装置（１）において、前記非形成領域（１ｂ）には、前記メイン側半導体素子（２）およびセンス側半導体素子（３）以外の半導体素子（１２）または回路が形成されてなるという技術的手段を用いる。

非形成領域（１ｂ）には、メイン側半導体素子（２）およびセンス側半導体素子（３）以外の半導体素子（１２）または回路が形成されてなるため、非形成領域を有効活用することができるので、半導体装置（１）の集積度を高めることができる。

請求項１０に記載の発明では、請求項１ないし請求項９のいずれか１つに記載の半導体装置（１）において、前記第１および第２電極は、それぞれソース電極、ドレイン電極であり、前記メイン側半導体素子（２）およびセンス側半導体素子（３）は、それぞれＤＭＯＳであるという技術的手段を用いる。

第１および第２電極は、それぞれソース電極、ドレイン電極であり、メイン側半導体素子（２）およびセンス側半導体素子（３）は、それぞれＤＭＯＳである半導体装置（１）では、メイン側半導体素子およびセンス側半導体素子の配線抵抗差が大きく、オン抵抗が小さいため、メイン側半導体素子およびセンス側半導体素子間におけるオン抵抗比の誤差が大きくなり、電流検出精度が低下するおそれがある。
しかし、前述の請求項１ないし請求項９のいずれか１つに記載の技術的手段を用いれば、メイン側半導体素子およびセンス側半導体素子間におけるオン抵抗比の誤差を小さくすることができるため、電流検出精度を高めることができる。

なお、上記各括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

＜第１実施形態＞
この発明に係る第１実施形態について図を参照して説明する。以下の各実施形態では、この発明に係る半導体装置として、縦型ＭＯＳトランジスタ素子（ＶＤＭＯＳ，Vertical Diffused Metal Oxide Semiconductor）を説明する。図１は、ＶＤＭＯＳの適用例を示す回路図である。図２は、ＶＤＭＯＳの平面説明図である。

図１に示すように、ＶＤＭＯＳ１は、負荷４０に負荷電流ＩＳを供給するためのメインＶＤＭＯＳ２と、負荷電流ＩＳを検出するためのセンスＶＤＭＯＳ３とが備えられている。メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３は、同一の半導体基板（たとえば、Ｓｉ基板）に形成されており、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３は、それぞれＶＤＭＯＳとして機能する複数のセルから構成されている。図１に示す例では、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３は、それぞれＮチャネル型ＶＤＭＯＳである。

メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３は、ドレインＤおよびゲートＧがそれぞれ共通接続されており、カレントミラー回路を構成している。この実施形態では、両ＶＤＭＯＳのオン抵抗比（カレントミラー比）は、約１，０００に設定されている。したがって、両ＶＤＭＯＳを構成するセルのセル比も約１，０００であり、セル数は、メインＶＤＭＯＳ２が、約２０，０００であり、センスＶＤＭＯＳ３が、２０である。

メインＶＤＭＯＳ２のソース端子Ｓには、負荷４０が接続されており、ドレイン端子Ｄには、電源（図示せず）が接続されている。また、ソース端子Ｓには、メインＶＤＭＯＳ２のソース電圧を検出するためのケルビン端子Ｋが接続されている。センスＶＤＭＯＳ３のソースには、ミラー端子Ｍが接続されている。ミラー端子Ｍはボンディングワイヤ１０（図２）によって検出回路２０のオペアンプ２３の反転入力端子２１に接続されており、ケルビン端子Ｋはボンディングワイヤ１１によってオペアンプ２３の非反転入力端子２２に接続されている。

メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３のオン抵抗比を等しくするため、メインＶＤＭＯＳ２の配線抵抗値Ｒａは、センスＶＤＭＯＳ３の配線抵抗値（Ｒｃ＋Ｒｄ）と等しくなるように設定する。この設定を行うための構成が、この発明の特徴であり、その詳細は後述する。
オペアンプ２３の出力は、ゲート電圧を制御するための制御回路３０に接続されており、制御回路３０は、ゲートＧにゲート電圧を印加するためのゲート駆動回路５０に接続されている。

上記の回路では、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３が、ドレイン端子Ｄから流れ込む電流をそのオン抵抗比（カレントミラー比）に応じて分流し、ミラー端子Ｍ側に流れる電流ＩＭからソース端子Ｓ側に流れる電流ＩＳを検出する。抵抗Ｒ１の両端電圧（抵抗Ｒ１の電圧降下）からソース端子Ｓに流れる電流ＩＳを検出し、その検出した電流値に基づいて制御回路３０がゲート電圧を決定し、負荷電流を制御する。

両ＶＤＭＯＳの各セル（図示せず）は、半導体基板の表面に格子状に配置されている。図２に示すように、半導体基板の表面には、メインＶＤＭＯＳ２を構成する各セルのソース電極間を接続してなる配線としてのメイン側ソース電極膜４が形成されている。メイン側ソース電極膜４には、パッド状のソース端子Ｓが接続されている。また、半導体基板の表面角部には、センスＶＤＭＯＳ３を構成する各セルのソース電極間を接続してなる配線としてのセンス側ソース電極膜６が形成されている。センス側ソース電極膜６には、パッド状のミラー端子（センス側ソース端子）Ｍが接続されている。

半導体基板の裏面には、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３を構成する各セルのドレイン電極間を共通接続してなるドレイン電極膜（図示せず）が形成されている。ドレイン電極膜にはドレイン端子Ｄ（図１）が接続されている。この実施形態では、メイン側ソース電極膜４、センス側ソース電極膜６およびドレイン電極膜は、それぞれＡｌによりベタ状に形成されている。

メイン側ソース電極膜４およびセンス側ソース電極膜６の周囲には、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３を構成する各セルのゲート電極間を共通接続してなるゲート電極膜（ゲートランナ）５が形成されている。ゲート電極膜５には、パッド状のゲート端子Ｇが接続されている。メイン側ソース電極膜４、センス側ソース電極膜６およびゲート電極膜５の境界には、電極膜が形成されていない絶縁領域１ａが形成されている。

ゲート電極膜５の一部５ａが、メイン側ソース電極膜４に入り込んでいる。この実施形態では、ゲート電極膜５の一部５ａは帯状に形成されており、その一端が、ほぼ矩形状に形成されたメイン側ソース電極膜４の内方に延出されている。
メイン側ソース電極膜４には、メインＶＤＭＯＳ２の電圧を検出するためのパッド状のケルビン端子Ｋが接続されている。ケルビン端子Ｋは、ドレイン電流の経路を極力長くするためにソース端子Ｓから極力離れた位置に配置されている。

この実施形態では、ソース端子Ｓは、矩形状に形成されたＶＤＭＯＳ１の長手方向一端近傍に配置されており、ケルビン端子Ｋは、ＶＤＭＯＳ１の長手方向他端の一方の角部近傍に配置されている。ゲート電極膜５の一部５ａは、ソース端子Ｓとケルビン端子Ｋとを直線で結ぶ線Ｌを遮るように配置されている。

ドレイン端子Ｄからソース端子Ｓに流れるドレイン電流のメイン側ソース電極膜４上の経路（以下、ドレイン電流経路という）７が、メイン側ソース電極膜４に設定された始点Ｐ１から終点Ｐ２であるとする。ゲート電極膜５の一部５ａが形成されていない場合は、ドレイン電流経路は線Ｌに沿った直線の経路となるが、その経路を遮るようにゲート電極膜５の一部５ａがメイン側ソース電極膜４に入り込んでいるため、ドレイン電流経路７は、図示のように迂回し、経路長が長くなっている。

始点Ｐ１およびケルビン端子Ｋ間のドレイン電流経路７ａにおけるメイン側ソース電極膜４の配線抵抗値をＲａ、ケルビン端子Ｋおよびソース端子Ｓ間のドレイン電流経路７ｂにおけるメイン側ソース電極膜４の配線抵抗値をＲｂとする。また、センス側ソース電極膜６の配線抵抗値をＲｃ、ミラー端子Ｍおよびオペアンプ２３の反転入力端子２１間の配線抵抗値をＲｄとする。

前述したように、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３のオン抵抗比を等しくするためには、Ｒａ＝Ｒｃ＋Ｒｄに設定する必要がある。そこで、ゲート電極膜５の一部５ａのメイン側ソース電極４に入り込んでいる部分の長さを変えることにより、配線抵抗値Ｒａが変わるため、Ｒａ＝Ｒｃ＋Ｒｄとなるようにゲート電極膜５の一部５ａの長さを設定する。図２に示す例において、ゲート電極膜５の一部５ａを長くすると、配線抵抗値（Ｒａ＋Ｒｂ）が大きくなるため、配線抵抗値Ｒａを大きくすることができる。また、ゲート電極膜５の一部５ａを短くすると、配線抵抗値（Ｒａ＋Ｒｂ）が小さくなるため、配線抵抗値Ｒａを小さくすることができる。

上記のように、ＶＤＭＯＳ１は、ゲート電極膜５の一部５ａのメイン側ソース電極膜４に入り込む長さを調整することにより、メインＶＤＭＯＳ２の配線抵抗値Ｒａと、センスＶＤＭＯＳ３の配線抵抗値（Ｒｃ＋Ｒｄ）とを等しくすることができる。
図３は、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３の単位面積当りのオン抵抗を示す説明図である。同図に示すように、メインＶＤＭＯＳ２における配線部を除くオン抵抗値と配線抵抗Ｒａとの比と、センスＶＤＭＯＳ３における配線部を除くオン抵抗値と配線抵抗（Ｒｃ＋Ｒｄ）との比が等しくなっている。

したがって、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３間でオン抵抗比（カレントミラー比）に誤差が存在しないので、電流検出精度を高めることができる。また、従来のようにｎ−型の拡散層によって配線抵抗値を調整しないため、高精度で調整することができる。

なお、図２に示す例では、ゲート電極膜５の一部５ａが、ゲート電極膜５の右端からメイン側ソース電極膜４の内方へ入り込んだ構成を示したが、ゲート電極膜５の左端からメイン側ソース電極膜４の内方へ入り込んだ構成でもよい。また、ゲート電極膜５の一部５ａは、複数形成することもできる。さらに、ゲート電極膜５の一部５ａの形状は、図２に示す帯状以外の形状、たとえば、円弧状でもよい。

＜第２実施形態＞
次に、この発明の第２実施形態について図を参照して説明する。図４は、この実施形態のＶＤＭＯＳの平面説明図である。

図４に示すように、メイン側ソース電極膜４には、絶縁領域１ｂが形成されている。絶縁領域１ｂは、ソース端子Ｓおよびケルビン端子Ｋを結ぶ線Ｌを遮るように形成されている。この実施形態では、絶縁領域１ｂは、帯状に形成されており、メイン側ソース電極膜４の右端からメイン側ソース電極膜４の内方に入り込んでいる。

この絶縁領域１ｂにより、ドレイン電流経路７が迂回された状態となるため、配線抵抗値（Ｒａ＋Ｒｂ）を大きくすることができる。そこで、絶縁領域１ｂのメイン側ソース電極膜４に入り込んでいる部分の長さを変えることにより、配線抵抗値Ｒａが変わるため、Ｒａ＝Ｒｃ＋Ｒｄとなるように絶縁領域１ｂの長さを設定する。図４に示す例において、絶縁領域１ｂを長くすると、配線抵抗値（Ｒａ＋Ｒｂ）が大きくなるため、配線抵抗値Ｒａを大きくすることができる。また、絶縁領域１ｂを短くすると、配線抵抗値（Ｒａ＋Ｒｂ）が小さくなるため、配線抵抗値Ｒａを小さくすることができる。

上記のように、ＶＤＭＯＳ１は、絶縁領域１ｂのメイン側ソース電極膜４に入り込む長さを調整することにより、メインＶＤＭＯＳ２の配線抵抗値Ｒａと、センスＶＤＭＯＳ３の配線抵抗値（Ｒｃ＋Ｒｄ）とを等しくすることができる。
この絶縁領域１ｂを形成する構成でも、図３に示したように、メインＶＤＭＯＳ２における配線部を除くオン抵抗値と配線抵抗値Ｒａとの比と、センスＶＤＭＯＳ３における配線部を除くオン抵抗値と配線抵抗値（Ｒｃ＋Ｒｄ）との比を等しくすることができる。

したがって、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３間でオン抵抗比（カレントミラー比）に誤差が存在しないので、電流検出精度を高めることができる。

なお、図４に示す例では、絶縁領域１ｂが、メイン側ソース電極膜４の右端からメイン側ソース電極膜４の内方へ入り込んだ構成を示したが、メイン側ソース電極膜４の左端からメイン側ソース電極膜４の内方へ入り込んだ構成でもよい。また、絶縁領域１ｂは、複数形成することもできる。さらに、絶縁領域１ｂの形状は、図４に示す帯状以外の形状でもよい。

＜第３実施形態＞
次に、この発明の第３実施形態について図を参照して説明する。図５は、この実施形態のＶＤＭＯＳの平面説明図である。

図５に示すように、ＶＤＭＯＳ１のメイン側ソース電極４には、第１実施形態と同じように、ゲート電極膜５の一部５ａが入り込んでおり、配線抵抗値（Ｒａ＋Ｒｂ）の増大が図られている。また、メイン側ソース電極膜４において、ソース端子Ｓと対向する領域には、複数のケルビン端子Ｋが、ドレイン電流経路に沿って選択可能に配置されている。図５に示す例では、計４個の各ケルビン端子Ｋが配置されており、左から２番目のケルビン端子Ｋがボンディングワイヤ１１によってオペアンプ２３の非反転入力端子２２と接続されている。

非反転入力端子２２と接続するケルビン端子Ｋとしてどのケルビン端子Ｋを選択するかによって配線抵抗値Ｒａが変化する。図５に示す例では、配線抵抗値Ｒａは、右端のケルビン端子Ｋを選択した場合に最小になり、左方へ移動する程大きくなり、左端のケルビン端子Ｋを選択した場合に最大になる。

つまり、ゲート電極膜５の一部５ａの長さの調整と、ケルビン端子Ｋの選択による調整とを組み合わせることにより、配線抵抗値Ｒａを微調整することができる。
したがって、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３間におけるオン抵抗比（カレントミラー比）の誤差をより一層小さくすることができるので、電流検出精度をより一層高めることができる。

＜第４実施形態＞
次に、この発明の第４実施形態について図を参照して説明する。図６は、この実施形態のＶＤＭＯＳの平面説明図である。

図６に示すように、メイン側ソース電極４の内方に入り込んだゲート電極膜５の一部５ａを境界にして、その両側に複数のケルビン端子Ｋが選択可能に配置されている。また、ソース端子Ｓから最も遠い位置に配置された複数のケルビン端子Ｋにおいて、隣接するケルビン端子Ｋ間には絶縁領域１ｃがそれぞれ形成されている。また、隣接するケルビン端子Ｋ間または離れたケルビン端子Ｋ間は、ボンディングワイヤによって接続可能に構成されている。

図６に示す例では、隣接する１組のケルビン端子Ｋがボンディングワイヤ１２によって接続されており、ゲート電極膜５の一部５ａの両側に配置されたケルビン端子Ｋ間がボンディングワイヤ１３によって接続されている。このように、メイン側ソース電極膜４に入り込んだゲート電極膜５の一部５ａの両側に複数のケルビン端子Ｋをそれぞれ配置し、さらに、隣接するケルビン端子Ｋ間に絶縁領域１ｃを形成し、任意のケルビン端子Ｋ間をボンディングワイヤによって接続可能にすることで、配線抵抗値Ｒａを微調整することができる。

図７は、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３の単位面積当りのオン抵抗を示す説明図である。図７に示すように、センスＶＤＭＯＳのボンディングワイヤ１０の材料や太さなどの変更により、ボンディングワイヤ１０の配線抵抗値ＲｄがΔＲ増加する場合がある。このような場合に、ケルビン端子Ｋの選択のみによっては、配線抵抗値Ｒａを増加できない場合は、図６に示すように、ボンディングワイヤ１２または１３を適宜追加接続することにより、配線抵抗値ＲａをΔＲ増加させることができる。

これにより、図７に示すように、配線抵抗値Ｒａと、配線抵抗値（Ｒｃ＋Ｒｄ）とを等しくすることができる。
したがって、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３間におけるオン抵抗比（カレントミラー比）の誤差をより一層小さくすることができるので、電流検出精度をより一層高めることができる。

図８は、第４実施形態の変更例を示すＶＤＭＯＳの平面説明図である。図８に示すように、隣接するケルビン端子Ｋ間を１本のボンディングワイヤ１４によってステッチ状に接続することもできる。図８に示す例では、左から２番目および３番目のケルビン端子Ｋ間がボンディングワイヤ１４によってステッチ状に接続されている。このケルビン端子Ｋ間の接続方法によれば、ボンディングワイヤの数が１本で済むため、ワイヤボンディング工程時間を短縮することができる。

＜第５実施形態＞
次に、この発明の第５実施形態について図を参照して説明する。図９は、この実施形態のＶＤＭＯＳの平面説明図である。

図９に示すように、ケルビン端子Ｋの周囲が絶縁領域１ｄによって囲まれている。絶縁領域１ｄによって囲まれた領域は、メイン側ソース電極膜４になっている。図９に示す例では、絶縁領域１ｄによって囲まれたメイン側ソース側電極４は、横長に形成されている。絶縁領域１ｄの一部には、絶縁領域１ｄの形成されていない領域４ａが形成されており、その領域４ａを介して、絶縁領域１ｄによって囲まれた領域の内外が導通している。

以上のように、領域４ａを形成する位置によって、ドレイン電流経路が変化するため、配線抵抗値Ｒａを調整することができる。また、ゲート電極膜５の一部５ａの長さの調整と、領域４ａの形成位置による調整とを組み合わせることができる。
したがって、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３間におけるオン抵抗比（カレントミラー比）の誤差をより一層小さくすることができるので、電流検出精度をより一層高めることができる。

図１０は、第５実施形態の変更例を示すＶＤＭＯＳの平面説明図である。図１０に示すように、ケルビン端子Ｋの周囲を囲む絶縁領域１ｄには、上述した領域４ａが複数形成されている。また、各領域４ａは、レーザなどによる除去装置によって除去可能に形成されており、除去された領域は、絶縁領域１ｄと同じ機能を有する領域になる。

このように、除去可能な領域４ａを複数形成し、所望の領域４ａを除去することによって、ドレイン電流経路を変えることができるため、配線抵抗値Ｒａを調整することができる。また、ゲート電極膜５の一部５ａの長さの調整と、除去する領域４ａの選択による調整とを組み合わせることができる。
したがって、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３間におけるオン抵抗比（カレントミラー比）の誤差をより一層小さくすることができるので、電流検出精度をより一層高めることができる。

＜他の実施形態＞
（１）図１１は、他の実施形態に係るＶＤＭＯＳの平面説明図である。図１１に示すように、絶縁領域１ｂがメイン側ソース電極膜４に入り込んでいる。絶縁領域１ｂには、温度センサ１５が配置されている。温度センサ１５は、接続パッド１２ａ，１２ａによってＶＤＭＯＳ１の内部に配置された温度検出回路と接続されている。また、絶縁領域１ｂには、ゲート端子Ｇおよびミラー端子Ｍが配置されている。このように、絶縁領域１ｂに温度センサ１５、ゲート端子Ｇおよびミラー端子Ｍを配置することにより、絶縁領域１ｂを有効活用することができる。

なお、絶縁領域１ｂの図面下端からその内方へメイン側ソース電極膜４を延出形成し、その形成領域にケルビン端子Ｋを配置することもできる。また、絶縁領域１ｂに配置する素子は、温度センサ以外の素子または回路でもよい。

（２）前述の各実施形態では、この発明に係る半導体装置としてＶＤＭＯＳを例に挙げて説明したが、横型ＭＯＳトランジスタ素子（ＬＤＭＯＳ，Lateral Double Diffused MOS）にもこの発明を適用することができる。また、ゲート電極は、トレンチ型でもプレーナ型でもよい。さらに、Ｐチャネル型のＭＯＳにも適用することができる。

（３）また、この発明は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ，Insulated Gate Bipolar Transistor）にも適用することができる。この場合、ＶＤＭＯＳ１のソース電極に対応する部分がエミッタ電極になり、ドレイン電極に対応する部分がコレクタ電極になる。

なお、特許請求の範囲などで記載した「ほぼ等しい」とは、完全に等しくなる場合の他、実質的に等しくなる場合も含むことを意味する。

ＶＤＭＯＳの適用例を示す回路図である。 第１実施形態のＶＤＭＯＳの平面説明図である。 メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３の単位面積当りのオン抵抗を示す説明図である。 第２実施形態のＶＤＭＯＳの平面説明図である。 第３実施形態のＶＤＭＯＳの平面説明図である。 第４実施形態のＶＤＭＯＳの平面説明図である。 メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３の単位面積当りのオン抵抗を示す説明図である。 第４実施形態の変更例を示すＶＤＭＯＳの平面説明図である。 第５実施形態のＶＤＭＯＳの平面説明図である。 第５実施形態の変更例を示すＶＤＭＯＳの平面説明図である。 他の実施形態に係るＶＤＭＯＳの平面説明図である。

符号の説明

１・・ＶＤＭＯＳ（半導体装置）、２・・メインＶＤＭＯＳ（メイン半導体素子）、
３・・センスＶＤＭＯＳ（センス半導体素子）、
４・・メイン側ソース電極膜（メイン側第１電極膜）、５・・ゲート電極膜、
６・・センス側ソース電極膜（センス側第１電極膜）、７・・ドレイン電流経路、
Ｋ・・ケルビン端子（電圧検出端子）、Ｌ・・線、
Ｍ・・ミラー端子（センス側端子）、Ｓ・・ソース端子（メイン側端子）、
Ｒａ〜Ｒｄ・・配線抵抗。

Claims (10)

1. 負荷に負荷電流を供給するメイン半導体素子と、
   前記メイン半導体素子と並列接続され、前記メイン半導体素子と共にカレントミラー回路を構成するセンス半導体素子と、を同一の半導体基板に備えており、
   前記メイン半導体素子は、
   前記半導体基板の表面に配置された第１電極およびゲート電極と、前記半導体基板の裏面に配置された第２電極とを有し、前記ゲート電極に電圧を印加することにより前記第１および第２電極間に電流を流すように構成された複数のセルから構成されており、
   前記センス半導体素子は、
   前記メイン半導体素子を構成するセルよりも少ない数のセルから構成されており、
   前記メイン半導体素子およびセンス半導体素子を構成する各セルのゲート電極および第２電極は、それぞれ共通接続されており、
   前記メイン半導体素子を構成する各セルの第１電極を接続して前記半導体基板の表面に形成されたメイン側第１電極膜と、
   前記センス半導体素子を構成するセルの第１電極を接続して前記半導体基板の表面に形成されたセンス側第１電極膜と、
   前記メイン側第１電極膜に接続されたメイン側端子と、
   前記センス側第１電極膜に接続されたセンス側端子と、
   前記メイン側第１電極膜において前記メイン側端子とは異なる箇所に接続された電圧検出端子と、を備えており、
   前記センス側端子および電圧検出端子が、前記センス半導体素子に流れる電流を検出するための電流検出回路に接続可能に構成された半導体装置において、
   前記センス半導体素子の配線抵抗値と、前記センス側端子および前記電流検出回路間の配線抵抗値とを加算した配線抵抗値が、前記メイン側端子および電圧検出端子間の配線抵抗値を前記メイン側端子の配線抵抗値から減算した配線抵抗値とほぼ等しくなるように構成されてなることを特徴とする半導体装置。
2. 前記各メインセルの各ゲート電極間を接続してなるゲート電極膜が、前記半導体基板の表面において前記メイン側第１電極膜の周囲に形成されており、
   前記ゲート電極膜の一部が、前記メイン側第１電極膜における前記メイン側端子と前記電圧検出端子とを結ぶ線を遮るように前記メイン側第１電極膜に入り込んでなることを特徴とする請求項１に記載の半導体装置。
3. 前記メイン側第１電極膜のうち、前記メイン側端子および電圧検出端子間の領域には、前記メイン側第１電極膜の形成されていない非形成領域が、前記メイン側第１電極膜における前記メイン側端子と前記電圧検出端子とを結ぶ線を遮るように前記メイン側第１電極膜に入り込んでなることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記電圧検出端子が前記メイン側第１電極膜の複数箇所に配置されてなることを特徴とする請求項１ないし請求項３のいずれか１つに記載の半導体装置。
5. 前記各電圧検出端子間には、前記メイン側第１電極膜の形成されていない非形成領域が介在されてなることを特徴とする請求項４に記載の半導体装置。
6. 前記各電圧検出端子のうち所定の電圧検出端子間が、線材によって短絡されてなることを特徴とする請求項４または請求項５に記載の半導体装置。
7. 前記電圧検出端子の周囲は、前記メイン側第１電極膜の形成されていない非形成領域によって囲まれており、かつ、その非形成領域の一部には、前記メイン側第１電極膜の形成された形成領域が存在し、その形成領域によって前記電圧検出端子の周囲の外側と内側とが導通してなることを特徴とする請求項４ないし請求項６のいずれか１つに記載の半導体装置。
8. 前記形成領域が、所定の除去手段によって除去可能に複数存在してなることを特徴とする請求項７に記載の半導体装置。
9. 前記非形成領域には、前記メイン側半導体素子およびセンス側半導体素子以外の半導体素子または回路が形成されてなることを特徴とする請求項３ないし請求項８のいずれか１つに記載の半導体装置。
10. 前記第１および第２電極は、それぞれソース電極、ドレイン電極であり、前記メイン側半導体素子およびセンス側半導体素子は、それぞれＤＭＯＳであることを特徴とする請求項１ないし請求項９のいずれか１つに記載の半導体装置。

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