TW201715705A - 記憶體元件及其製作方法 - Google Patents

Abstract

一種立體NAND快閃記憶體，包括偶數和奇數導電條帶堆疊結構。導電條帶堆疊結構中的一些導電條帶件構來作為字元線。複數個資料儲存結構位於偶數和奇數導電條帶堆疊結構的側壁上。複數個主動柱狀體包括複數個偶數和奇數半導體薄膜，位於資料儲存結構上，且在底部端彼此連結，藉以使這些半導體薄膜具有U形電流通道。一個偶數銲墊連接位於偶數導電條帶堆疊結構上的偶數半導體薄膜；一個奇數銲墊連接位於奇數導電條帶堆疊結構上的奇數半導體薄膜。一條參考線片段連接至偶數銲墊。一個跨平面層連接器連接奇數銲墊。一條位元線段與跨平面層連接器接觸。

Description

記憶體元件及其製作方法

本發明是有關於一種記憶體元件。特別是有關於一種立體記憶體陣列，其位元線和共同源極線被排列來提供簡單的佈線結構。

隨著積體電路的關鍵尺寸被微縮至一般記憶胞技術的極限。設計者尋求以多層記憶胞堆疊(stack multiple levels of memory cells)技術來取得較大的儲存容量(storage capacity)以及較低的位元成本(costs per bit)。例如，Laiet al ., “A Multi-Layer Stackable Thin-Film Transistor (TFT) NAND-Type Flash Memory,” IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006以及 Junget al. , “Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node,” IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006提出將薄膜電晶體技術應用於電荷捕捉記憶體技術中。

Katsumataet al ., “Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices,” 2009 Symposium on VLSI Technology Digest of Technical Papers, 2009.則提出另一種結構，提供一種應用電荷捕捉記憶體技術的NAND記憶胞。Katsumataet al 所描述的結構包括一個垂直NAND閘極，並使用矽-矽氧化物-氮化矽-矽氧化物-矽(silicon-oxide-nitride-oxide-silicon，SONOS) 的電荷捕捉技術，在每一個閘極/垂直通道介面(gate/vertical channel interface)上形成記憶儲位(memory sites)。此一記憶體結構是以一個柱狀的半導體材料作為基礎，用來作為NAND閘極的垂直通道、鄰接基材的下方選擇閘極(lower select gate)以及位於頂部的上方選擇閘極(upper select gate)。

複數條使用平面字元線層所構成的水平字元(horizontal word lines)與該柱狀半導體材料交叉，藉以在每一層中形成所謂的閘極圍繞式(gate-all-around)記憶胞。Katsumataet al 指出此一結構可採用多位元寫入(multiple-bit-per-cell programming)技術來實施。多位元寫入技術需要對數以千計的控制電壓作精細的控制，這使得讀取和寫入干擾特性變得更加重要。因此，立體快閃技術即便具有高儲存密度，但是其儲存密度仍然有所限制。

由於複雜的後端佈線backend of line routings (BEOL routings)，使得低良率和高成本成為製造立體記憶體時的主要課題。

因此，有需要提供立體積體電路記憶體一種製作成本較低以及簡化後端佈線的結構，使其具有可靠、微小記憶單元以及高資料密度。

本說明書描述一種立體記憶體陣列，其係由包含有多個串連形式之奇數和偶數記憶胞的U型NAND串列所組成。偶數記憶胞位於偶數導電條帶堆疊結構(stacks of conductive strips)中，通過主動柱狀體(pillar)和導電條帶可存取的介面區(interface regions)上。奇數記憶胞位於奇數導電條帶堆疊結構中，通過主動柱狀體和導電條帶可存取的介面區上。主動柱狀體的頂部截頭體(top frustum)包括位於偶數端，且受偶數堆疊結構中頂部條帶之信號控制的第一開關，以及位於奇數端，且受奇數堆疊結構中頂部條帶之信號控制的第二開關，第一開關(例如，閘極選擇電晶體)可以用來將NAND串列連接至參考線，用以作為共同源極線。第二開關(例如，串列選擇電晶體)可以用來將NAND串列通過層間連接器(inter-level connector)連接至具有延伸部的位元線。參考線和層間連接器位於第一圖案化導電平面層(first level of patterned conductors)中。位元線和延伸部位於第二圖案化導電平面層(second level of patterned conductors)中。第一圖案化導電平面層即是立體記憶體陣列中的第一金屬層。控制電路係建構來對奇數和偶數條帶施加不同偏壓，並且是建構來對奇數和偶數條帶其中之一者或多者進行寫入操作。資料位元可以被同時儲存在位於被選取串列之給定截頭體的奇數和偶數記憶胞中。

本說明書同時提供製作如前所述之記憶體元件的方法。一方面，此一製作方法包括在偶數和奇數導電條帶堆疊結構上形成第一圖案化導電平面層，其中第一圖案化導電平面層包括位於偶數堆疊結構上用來作為共同源極線的參考線，以及位於奇數堆疊結構上的跨平面層連接器。使用雙鑲嵌製程來形成具有延伸部位之位元線的第二圖案化導電平面層，其中延伸部係用以連接至對應的跨平面層連接器。

為了讓本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，特舉數個較佳實施例，並配合所附圖式，作詳細說明如下:

本發明的實施例將參照第1圖至第27圖來進行說明。

第1圖係繪示立體記憶體元件的結構透視圖。此處所述的立體記憶體元件包括複數個具有交錯堆疊之多層導電條帶(GSL、SSL、WL、AG)和多個絕緣層(1121-1125)的堆疊結構、位於堆疊結構側邊的資料儲存結構69以及與資料儲存結構69接觸的垂直通道膜80a/80b。堆疊結構上方設置有共同源極線，例如參考線2030、2034，以及位元線2060-2062。電流路徑(circuit path)2069顯示電流流過U形NAND串列。垂直通道膜80a/80b和資料儲存結構69的組合以下稱之為主動柱狀體。

第2圖係繪示對應於第1圖所示之電流路徑2069，從參考線2034至位元線2060的U形NAND串列電路示意圖。U形NAND串列係連結於位元線接觸128和共同源極線129之間。主動柱狀體係位於奇數和偶數導電堆疊結構之間。在本實施例中，偶數導電堆疊結構的上方平面層(upper level)包括一條串列選擇案，用來作為NAND串列之第一開關(switch) 131的閘極；且奇數導電堆疊結構的上方平面層包括一條接地選擇案，用來作為同一條NAND串列之第二開關132的閘極。這些堆疊結構的中間平面層(intermediate levels)包含奇數和偶數字元線，其中奇數字元線包括WL0至WL(i)的字元線；偶數字元線包括WL(i+1)至WL(n)的字元線。在堆疊結構的底部134，提供薄膜通道結構的多個半導體薄膜層彼此電性連接。例如，這些半導體薄膜層係藉由連接導電條帶堆疊結構之間的空間的單層連續薄膜所形成。在此處所繪示的實施例中，還包含通過閘極介電層耦合至位於堆疊結構底部之半導體薄膜層的輔助閘極結構135。輔助閘極結構135可以被用於誘導產生反轉區（inversion region），以提高偶數和奇數側之導電條帶間的導電性。輔助閘極結構135可以藉由位於基材中主動柱狀體下方之摻雜區，或使用其他技術來加以實現。U型串列包括位於偶數堆疊結構之一側的多個偶數記憶胞，以及位於奇數堆疊結構之一側的多個奇數記憶胞。

第3圖係繪示一種可以用來實現第2圖所繪示之U形串列的主動柱狀體結構剖面圖。第3圖的主動柱狀體包括垂直通道結構50。此垂直通道結構50包括垂直多晶矽半導體本體(vertical polysilicon semiconductor body)，包括沿著柱狀體之長度方向被縫隙53所分隔的奇數和偶數薄膜通道，並且在柱狀體的底部彼此電性連接。資料儲存結構69位於柱狀體的每一側邊。垂直通道結構50包括用來在一側提供通道本體一個接地選擇線電晶體的部位80a，以及用來在另一側提供通道本體一個串列選擇線電晶體的部位80b。在部位80a和80b以及垂直通道結構的底部之間配置有一縫隙53，位於奇數和偶數字元線之間的垂直通道結構50中。在一些實施例之中，縫隙53分隔了位於與字元線交叉之縱列平截頭體(例如與字元線58和59等高)上的兩個薄膜通道。縫隙53也將垂直通道結構分割成彼此分離，且延伸穿過串列選擇線閘極和接地選擇線閘極的多個薄膜垂直通道。

第3圖繪示同時在堆疊結構的上方平面層導電條帶中，建構用來作為多條接地選擇線54以及一條串列選擇線55的多條導電條帶。接地選擇線54以及串列選擇線55可以更包括位於其表面上，且導電度更高的導電薄膜56和57，例如金屬矽化物薄膜。

第3圖繪示輔助閘極線60和61，其可藉由位於堆疊結構中包含字元線的導電條帶來加以實現。輔助閘極線60和61可以更包括位於其表面上，且導電度更高的導電薄膜62和63，例如金屬矽化物薄膜。

同樣的，導電條帶被佈置成位於垂直通道結構50兩側的奇數和偶數字元線。因此偶數字元線59和奇數字元線58係相對設置於此結構之中。在本實施例之中，只繪示了8個字元線層。然而，也可以採用更多數量，例如16個、32個或更多數量，的字元線層。

如第3圖所繪示，字元線的外表面也可以更包含金屬矽化物薄膜，或其他高導電度的薄膜(例如，導電薄膜62)。

在其他實施例中，所有的或部分的串列選擇線、字元線和接地選擇線可以採用金屬或其他不是多晶矽的導電材料來加以實現。

第3圖所繪示的結構提供具有位於垂直通道結構50奇數和偶數兩側之獨立電荷儲位的記憶胞70和71。而且，此結構支援沿著垂直通道結構50相對兩側索進行的單一U形NAND串列操作。

在第3圖中，接地選擇線54和串列選擇線55在垂直方向的延伸長度決定了接地選擇電晶體和串列選擇電晶體的通道長度。同樣的，字元線在垂直方向的延伸長度決定了記憶胞的通道長度。

第3圖所繪示之結構中的接地選擇線54和串列選擇線55在垂直方向具有實質較字元線(例如字元線58和59)還要大的延伸長度，例如大於4倍的延伸長度。較大的通道長度有利於操作串列選擇電晶體，可在垂直通道結構之一側施加足以關閉此電晶體的偏壓，即便施加於另一側的偏壓已足以開啟此電晶體。

第3圖所繪示之結構中的輔助閘極線60和61也具有在垂直方向實質大於字元線的延伸長度，如此可促進NAND串列在U型區域中的導電度。第3圖所繪示的輔助閘極線60和61延伸至基材(未繪示)的絕緣層52上方。

參考線結構，例如位於圖案化金屬層中的參考線(如第1圖所繪示的參考線2030和2034)片段，可以排列於偶數導電條帶堆疊結構中的接地選擇線(GSL)上方，並且連接至主動柱狀體上的接觸點SL。位元線結構，例如位於圖案化金屬層中具有延伸部(如第1圖所繪示的延伸部2045、2046和2047)的位元線(如第1圖所繪示的位元線2060、2061和2062)片段，可以直交排列於奇數和偶數導電條帶堆疊結構上，並且通過跨平面層間連接器(如第1圖所繪示的跨平面層間連接器2035、2036和2037)連接至主動柱狀體的接觸點BL。

主動柱狀體包括垂直通道結構。垂直通道結構在中間平面層以及串列選擇電晶體和接第選擇電晶體所在的上方平面層中包含有縫隙。記憶胞70和71中的通道，是藉由縫隙所分隔的半導體材質的薄膜。其中，縫隙是用來作為這些薄膜之間的絕緣結構，或部分用來作為這些薄膜之間的絕緣結構。縫隙中包裹例如，來自於製作過程中反應槽裡氣氛所提供的氣體(gas)。而為了方便描述起見，此處稱之為「空氣(air)」。

第4圖係繪示接地選擇線54以及串列選擇線55區域範圍內之主動柱狀體的頂部結構。在此圖中，一個主動柱狀體包括垂直通道膜80a/80b，另一主動柱狀體包括垂直通道膜81a/81b。資料儲存結構69，形成於相互對立的兩側，延伸於左側(偶數)接地選擇線54和右側(奇數)串列選擇線55之間，用來作為閘極介電層。接地選擇電晶體和串列選擇電晶體係實現於每一個主動柱狀體位於接地選擇線和串列選擇線之間的平截頭體上。

在本實施例中，縫隙53實現於包括垂直通道膜80a/80b的主動柱狀體以及包括垂直通道膜81a/81b的主動柱狀體之間。可以降低二主動柱狀體之垂直通道膜間的電容耦合(capacitive coupling)。在一些實施例中，縫隙53可以填充固態絕緣體，例如矽氧化物、低介電係數(low-κ)介電材料或其他合適的絕緣材料。

第5圖係繪示位於字元線區域中包括垂直通道膜80a/80b之主動柱狀體的中間部分，以及包括垂直通道膜81a/81b的其他主動柱狀體。在本實施例中，垂直柱狀體具有包含被縫隙隔開之奇數和偶數垂直通道的薄膜通道結構，藉以形成由半導體薄膜層所構成的第一主動柱狀部(first active pillar portion)(垂直通道膜80a)以及由半導體薄膜層所構成的第二主動柱狀部 (垂直通道膜80b)；且形成由半導體薄膜層所構成的第一主動柱狀部 (垂直通道膜81a)以及第二主動柱狀部(垂直通道膜81b)。資料儲存結構69形成於複數條字元線的側邊上。複數條字元線包含左側偶數字元線58-1和58-2以及右側奇數字元線59-1和59-25。

第6圖係繪示位於輔助閘極區域中主動柱狀體的底部結構。在本實施例中，主動柱狀體包含多個垂直通道膜801a/80b和81a/81b，於主動柱狀體的底部相互連接，形成U形的薄膜，並將這些垂直通道膜電性連結。垂直通道膜80a /80b和輔助閘極線60和61之間的交叉點就是輔助閘極AG。資料儲存結構69就是用來作為輔助閘極AG的閘氧化層。輔助閘極結構可以藉由位於基材中主動柱狀體下方之摻雜區，或使用其他技術，來加以實現。

第7A圖係繪示第5圖之字元線58-1和59-1堆疊層，也就是第一和第二導電條帶堆疊結構中之導電條帶，的上視圖。第7A圖係繪示位於每一主動柱狀體之平截頭體上的記憶胞。字元線58-1是第一導電條帶堆疊結構中的一條導電條帶。第一導電條帶堆疊結構具有第一側邊和第二側邊。多個資料儲存結構69分別位於第一導電條帶堆疊結構的第一側邊和第二側邊上。這些資料儲存結構69分別位於第一導電條帶堆疊結構之多條導電條帶之第一側邊和第二側邊的側壁上。請參照字元線58-1，第一薄膜半導體條帶80-1垂直接觸位於第一側邊上的資料儲存結構69。同樣的，第二薄膜半導體條帶80-2垂直接觸位於字元線58-1第二側邊上的資料儲存結構69。複數個記憶胞之中的多個記憶胞具有位於薄膜半導體條帶(80-1和80-2)之中的通道，以及位於用來形成字元線(58-1)之多條導電條帶之中的閘極。

第7A圖同時繪示字元線59-1，其係位於第二導電條帶堆疊結構中的一條導電條帶。第二導電條帶堆疊結構具有第一側邊和第二側邊。多個資料儲存結構69分別位於第二導電條帶堆疊結構的第一側邊和第二側邊上。這些資料儲存結構69分別位於第二導電條帶堆疊結構之多條導電條帶之第一側邊和第二側邊的側壁上。

請參照字元線59-1，第三薄膜半導體條帶80-3垂直接觸位於字元線59-1之第一側邊上的資料儲存結構69。第四薄膜半導體條帶80-4垂直接觸位於字元線59-1之第二側邊上的資料儲存結構69。在本實施例中，包括縫隙53的絕緣結構將第二薄膜半導體條帶80-2和第三薄膜半導體條帶80-3隔離。在本發明的一些實施例中，絕緣結構可以包括固態絕緣體，例如二氧化矽以及固態絕緣體和縫隙的組合。值得注意的是，在大部分的實施例中，第二薄膜半導體條帶80-2和第三薄膜半導體條帶80-3是連續U形半導體(例如多晶矽)的兩個側邊，彼此在底部相互連接。

第7B圖係根據後述第12圖之另一實施例中所繪示的陣列佈局。使用於第7A圖的元件符號也適用於第7B圖中，故不在此贅述。第7A圖和第7B圖之間的差異在於薄膜半導體條帶的排列方式。意即，主動柱狀體的排列方式不同。如第7B圖所繪示，主動柱狀體的佈局方式為「交錯」或「蜂窩狀(honeycomb)」排列；而相對於第7A圖的排列方式為「方形(square)」排列。

位於字元線58-1和59-1之間的薄膜半導體條帶(例如薄膜半導體條帶80-1和80-2)彼此相互對立，並且彼此在端點連接而形成U形薄膜。位於字元線58-1之第一和第二側邊的薄膜半導體條帶(例如薄膜半導體條帶80-3和80-4)在X軸方向偏移距離X₁ 。位於字元線59-1之第一和第二側邊的薄膜半導體條帶(例如薄膜半導體條帶80-2和80-3)在X軸方向相同偏移距離X₂ 。在本實施例之中，偏移距離X₁ 和偏移距離X₂ 相同。但在另一些實施例之中，偏移距離X₁ 和偏移距離X₂ 可以不同。

第8圖至第16圖係根據本發明的一實施例繪示製作垂直薄膜通道結構的流程。第8圖係繪示形成絕緣層1101的製程階段。其中，絕緣層1101可以包括位於半導體基材上的矽氧化物或其他介電材質。

為了形成第8圖所繪示的結構，在絕緣層1101上方沉積適合輔助閘極的材料層；隨後沉積絕緣層；隨後沉積相互堆疊的材質層，以作為字元線和絕緣材質；並且沉積適合作為串列選擇線SSLs和接地選擇線GSLs的材質。

輔助閘極、字元線、串列選擇線SSL和接地選擇線GSL可以使用相同的導電材料來形成。在本實施例中，導電材料可以是重度摻雜的p型摻雜多晶矽(P+多晶矽)，或選擇用來與資料儲存結構相容的其他材料。可提供拉伸應力的氮化矽頂部層1105，沉積於本實施例的複數個堆疊層上。此氮化矽頂部層1105可以維持堆疊層的平整性，當堆疊層被蝕刻而具有高深寬比(aspect ratios)和狹窄蝕刻線時，可減少堆疊層彎曲的程度。這些絕緣材料層可以包括藉由該領域中各種已知技術所沉積而成的二氧化矽。這些絕緣材料層也可以包括其他絕緣材料或絕緣材料的組合。在本實施例之中，除了頂部層1105以外的絕緣層皆係由相同材料所組成。在其他實施例之中，不同的材料可以根據特定的設計目的而適用於不同層中。在形成上述複數個堆疊層之後，對堆疊層進行圖案化蝕刻製程，藉以形成複數個導電條帶堆疊結構。

在其他實施例中，輔助閘極結構可以藉由位於基材中主動柱狀體下方之摻雜區，或使用其他技術，來加以實現。

第8圖繪示在對複數個堆疊層進行圖案化蝕刻製程，且停止在絕緣層1101，並定義出複數個導電條帶堆疊結構之後的製程結構。其中，導電條帶堆疊結構包括導電條帶堆疊結構1110、1111、1112 和1113。導電條帶堆疊結構1110、1111、1112 和1113包括至少一個導電條帶底部平面層(輔助閘極AG)、複數個導電條帶中間平面層(字元線WL) 和一個導電條帶頂部平面層(串列選擇線/接地選擇線SSL/GSL)。複數個導電條帶中間平面層可以包括0到N-1個平面，以形成導電條帶堆疊結構。氮化矽頂部層1105沉積在蝕刻後的導電條帶堆疊結構上。導電條帶堆疊結構1110、1111、1112 和1113包括複數個絕緣層，如標示於導電條帶堆疊結構1110中的絕緣層1121、1122、1123、1124和1125，可將複數條導電條帶彼此分隔。

第9圖係繪示在導電條帶堆疊結構之導電條帶的上方和側邊形成資料儲存結構69之後的製程結構。資料儲存結構69與這些導電條帶之側邊表面接觸。資料儲存結構69可以包括穿隧層1132、電荷儲存層1131和阻擋層1130。

穿隧層1132包含二氧化矽，具有實質介於20Å至60Å的厚度。穿隧層1132可以是藉由，例如低壓化學氣相沉積(Low-pressure CVD, LPCVD)所形成，厚度約40Å的二氧化矽層。也可以採用其他的穿隧材料及結構，例如複合式的穿隧結構，來形成。

複合式的穿隧結構包括一層厚度小於2奈米(nm)的二氧化矽、一層厚度小於3奈米的氮化矽和一層厚度小於4奈米的二氧化矽。在一個實施例中，複合式的穿隧結構係由超薄二氧化矽層O₁ (例如厚度≤15Å)、超薄氮化矽矽層N₁ (例如厚度≤30Å) 和超薄二氧化矽層O₂ (例如厚度≤35Å)所組成，可使從複合式的穿隧結構與半導體本體之介面起算約15 Å或更少距離之偏移位置的價帶能階(valence band energy level)增加約2.6 eV。超薄二氧化矽層O₂ 在第二偏移位置(例如，從介面起算約30 Å至40Å)，藉由一個具有較低價帶能階(具有較高的電洞穿隧能障(hole tunneling barrier))和較高導帶能階(conduction band energy level)的區域將超薄氮化矽矽層N₁ 和電荷儲存層1131隔離。因為第二偏移位置距離介面較遠，當第二偏移位置達到有效消除電洞穿隧能障的能階之後，足以誘發電洞穿隧的電場會提升價帶能階。因此，超薄二氧化矽層O₂ 並不會顯著地干擾電場輔助電洞穿隧，同時提高了能隙工程隧穿介電層(engineered tunneling dielectric)在低電場期間阻止漏電的能力。這些材質層可以使用，例如低壓化學氣相沉積，共形沉積而形成。

電荷儲存層1131包括氮化矽，具有實質介於40Å至90Å的厚度。電荷儲存層1131可以是係藉由例如低壓化學氣相沉積所形成，厚度約70Å的氮化矽層。也可以採用其他的電荷儲存材料及結構，例如包括氮氧化矽(silicon oxynitride，Si_x O_y N_z )、富矽氮化物(silicon-rich nitride)、富矽氧化物(silicon-rich oxide)、嵌入奈米粒子的電荷捕捉層…等。

阻擋層1130包含一層厚度實質介於30Å至130Å的二氧化矽。阻擋層1130可以是藉由，例如低壓化學氣相沉積或介由濕爐氧化製程(wet furnace oxidation process)從氮化物濕轉換所形成，厚度約90Å的二氧化矽層。也可以使用其他合適的阻擋材料包括高介電係數材料，像厚度約150Å的氧化鋁來形成。

用來形成多層資料儲存結構69的沉積技術，可以採用傳統的低壓化學氣相沉積來實現。另一方面，也可以採用離子層沉積(atomic layer deposition，ALD)或其他適合的工具來形成上述的各種薄膜。位於串列選擇線SSL和接地選擇線GSL層區域中的閘介電層，可以具有與資料儲存結構不同的組成。

以上所述的資料儲存結構69可以是矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide、ONO)結構、矽氧化物-氮化矽-矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide-nitride-oxide，ONONO)結構、矽-矽氧化物-氮化矽-矽氧化物-矽 (silicon-oxide-nitride-oxide-silicon，SONOS)結構、能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS BE-SONOS)結構、氮化鉭-氧化鋁-氮化矽-矽氧化物-矽(tantalum nitride, aluminum oxide, silicon nitride, silicon oxide, silicon，TANOS)結構或金屬高介電係數能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，MA BE-SONOS)結構。

在另一個實施例之中，資料儲存結構69可以採用如下述第25圖所繪示的增強介電電荷捕捉結構來實施。增強介電電荷捕捉結構也可參照H.T. Lue等人於2014年6月19日提出申請，審核中且與本案具有共同發明人的美國專利申請案，編號14/309,622，標題為「BANDGAP-ENGINEERED MEMORY WITH MULTIPLE CHARGE TRAPPING LAYERS STORING CHARGE」。其中，該申請案的內容將通過引用併入(incorporated by reference)的方式，將此專利全文收載於本揭露內容之中。

第10圖係繪示在位於複數個導電條帶堆疊結構上方的記憶層上形成薄膜半導體層1140，使其與記憶層具有形表面之後的製程結構。在介電電荷儲存的實施例中，薄膜半導體層1140至少在記憶胞形成的區域中與穿隧層1132接觸。薄膜半導體層1140包括透過半導體材料(例如矽)以及摻雜濃度(例如無摻雜或輕摻雜)的選擇所形成的半導體，其可以至少在導電條帶堆疊結構之間的區域中，作為垂直串列記憶胞的通道區。薄膜半導體層1140的厚度可以等於或小於約10奈米。如圖所示，導電條帶堆疊結構之間的區域(例如區域1141)，薄膜半導體層1140延伸至導電條帶堆疊結構間之區域1141的底部，並覆蓋在穿隧層1132、電荷儲存層1131、阻擋層1130和絕緣層1101上方。可以藉由薄膜半導體層1140的短暫氧化部驟來形成一層矽氧化物薄層(未繪示)。

第11圖係繪示以絕緣材料填充位於導電條帶堆疊結構之間，薄膜半導體層1140上方的區域(例如第10圖所繪示的區域1141)之後的製程結構。當填充步驟進行後，可能會在薄膜半導體層1140的內表面上方形成凸出部(overhangs)。當相鄰的兩凸出部相當靠近或相互連接時，可能會形成縫隙或空洞1161，因此導電條帶堆疊結構之間的區域沒辦法被絕緣材料完全填滿。填充步驟之後，可以實施回蝕或平坦化步驟，例如化學機械研磨，藉以將薄膜半導體層1140的頂部表面暴露出來。在本實施例之中，填充結構1160包括鄰接導電條帶堆疊結構中的底部平面層和中間平面層之區域內的縫隙(例如，縫隙1161)，以及包括鄰接導電條帶堆疊結構中的頂部平面層之區域內的填充部(例如，填充部1162)。縫隙1161包裹氣體，例如來自於製作過程中反應槽裡氣氛所提供的氣體。而為了方便描述起見，此處稱之為「空氣」。

在一些實施例中，絕緣材料可以完全填充該區域，因此填充結構1160可以被固態絕緣體，例如矽氧化物、低介電係數介電材料或其他合適的絕緣材料所填滿。

在另一些實施例中，縫隙可以延伸至位於導電條帶堆疊結構之間的頂部區域。

包含縫隙或固態絕緣體的填充結構1160可以降低主動柱狀體中薄膜半導體層1140相對側壁之間的電容耦合。

第12圖係繪示在對柱狀體進行裁切蝕刻之後的結構。其中，裁切蝕刻包括在導電條帶堆疊結構之間形成蝕刻開孔，穿過薄膜半導體層，以形成複數個絕緣結構(2000、2001、2002、2003、2004和2005)。在本實施例中，這些開孔向下延伸而將絕緣層1101暴露於外。在形成蝕刻開孔後，接著形成沉積於偶數導電條帶堆疊結構(例如2011-E)和奇數導電條帶堆疊結構(例如2011-O)之間的垂直通道結構。在本實施例中，絕緣結構2002位於偶數導電條帶堆疊結構2011-E和奇數導電條帶堆疊結構2011-O之間。垂直通道結構包括，作為垂直通道膜的奇數和偶數半導體薄膜層，且具有內側表面和外側表面。外側表面位於資料儲存結構上，並與其接觸。其中，資料儲存結構位於對應之奇數和偶數導電條帶堆疊結構的側壁上，用來形成記憶胞立體陣列。內側表面被絕緣結構(例如，絕緣結構2000)所隔離。在本實施例中，絕緣結構2000包括一層絕緣材料(例如，絕緣材料2012)和一個縫隙(例如，縫隙1161)。位於垂直通道結構中的奇數和偶數半導體薄膜層具有約10奈米或更小的厚度。

如第12圖所繪示，垂直通道結構的佈局排列如蜂窩狀。因此，每一行的垂直通道結構都由相鄰一行的垂直通道結構朝向行的排列方向偏移。蜂窩狀排列方式有利於位於上方且具有較密間距之位元線的形成。接著在垂直通道結構之間的開孔中進行絕緣填充。

在開孔蝕刻之後，薄膜半導體層1140仍是連續的半導體薄膜層，位於導電條帶堆疊結構的頂部，且連接至主動柱狀體的垂直通道膜。薄膜半導體層1140的一部分1140-O覆蓋於奇數導電條帶堆疊結構2011-O的頂部，並沿著奇數導電條帶堆疊結構2011-O的頂部連續延伸。在本實施例中，薄膜半導體層1140的一部分1140-O連接位於絕緣結構2002左側上的垂直通道膜、位於絕緣結構2000右側上的垂直通道膜以及位於絕緣結構2001右側上的垂直通道膜。薄膜半導體層1140的一部分1140-E覆蓋於偶數導電條帶堆疊結構2011-E的頂部，並沿著偶數導電條帶堆疊結構2011-E的頂部連續延伸。薄膜半導體層1140的一部分1140-E連接位於絕緣結構2002右側上的垂直通道膜、位於絕緣結構2003左側上的垂直通道膜以及位於絕緣結構2004左側上的垂直通道膜。

第13圖係繪示在進行圖案化蝕刻，將位於導電條帶堆疊結構上剩餘的薄膜半導體層1140加以分隔，以形成陣列連結(array connections)之後的結構。在圖案化蝕刻之後，薄膜半導體層1140可被分隔成覆蓋於偶數導電條帶堆疊結構上的兩個部分2070和2071；以及覆蓋於奇數導電條帶堆疊結構上的6個部分2073、2074、2075、2077、2078和2079。部分2070和2071與位於NAND串列之共同源極側的主動柱狀體連結在一起；並且提供層間連接器落著區(landing areas)，使其連接至共同源極線。部分2073、2074、2075、2077、2078和2079彼此隔離，且分別提供層間連接器落著區，使其獨立連接至不同位元線。在本實施例中，案絕緣結構2005之側邊的主動柱狀體會在NAND串列的串列選擇線SSL側以及NAND串列之接地選擇線GSL側的垂直通道膜頂端上顯現出銲墊圖來。為方便說明起見，此圖式並未完整繪示所有元件。

第14圖係繪示形成層間連接器(2020、2021、2022、 2023、2024、2025、2026和2027)陣列，穿過層間介電層(未繪示)，並且落著在薄膜半導體層的相對應部分之後的結構。此一製程可以包括，先於陣列的頂部上形成層間介電層，例如矽氧化物層。層間介電層的厚度，可以例如實質介於100奈米至500奈米之間。接著，形成複數個穿過層間介電層的開口，將位於薄膜半導體層的相對應部分上的落著區暴露於外。沉積可與薄膜半導體層相容的導電材料，用以填充這些開口，進而形成前述的層間連接器。這些層間連接器可以包括多晶矽插塞。層間連接器2020和2024提供電性連接給部分2070和2071，其中部分2070和2071與位於主動柱狀體之接地選擇線GSL側之垂直通道膜連續。層間連接器2021、2022、2023、2025、202和2027分別提供電性連接給部分2073、2074、2075、2077、2078和 2079；且部分2073、2074、2075、2077、2078和 2079分別位於主動柱狀體之串列選擇線SSL的一側上。

第15圖係繪示形成包含參考線(例如，參考線2030和2034)和跨平面層連接器(inter-level connectors)(例如，跨平面層連接器2031、2032、2033、2035、2036和2037)的第一圖案化導電平面層之後的結構。詳細的製程步驟將配合圖式第17A圖和第17B圖作詳細說明如下：參考線2034與層間連接器2024電性接觸；位於相同導電條帶堆疊結構上的其他層間連接器(未繪示)連接至位於NAND串列之接地選擇線GSL側的垂直通道膜。藉此，參考線2034可作為區域共同源極線(local common source line)，並提供連接至全域共同源極線(global common source line)。

此處所述的參考線可以是參考線的一個片段。而此參考線片段和跨平面層連接器係形成於製造過程中首先沉積的金屬層中。

在本實施例中，跨平面層連接器2035、2036和2037與層間連接器2025、2026和2027對準並且電性接觸。跨平面層連接器連接至位於NAND串列之串列選擇線SSL側上的垂直通道膜，並提供獨立連接至不同位元線。

參考線和跨平面層連接器可以包括鎢(W)或其他導電材料，例如銅(Cu)、鈷矽化物(cobalt silicide)、鎢矽化物(tungsten silicide)、其他金屬材料或上述之任意組合，並且形成在同一平面層中。

第16圖係繪示在第一圖案化導電平面層上形成第二圖案化導電平面層之後的結構。第二圖案化導電平面層包括複數條位元線(例如，位元線2060、2061和2062)，其中每條位元線都包括至少一個延伸部。這些延伸部是形成於位元線的製作過程之中，且皆往下延伸。此處所述的位元線可以是位元線的一個片段。例如，位元線2060包括延伸部2041和2045；位元線2061包括延伸部2043和2047以及位元線2062包括延伸部2042和2046。延伸部包括鰭片(fin)。第二圖案化導電平面層係藉由雙鑲嵌製程(dual damascene process)所形成。詳細的製程步驟將配合圖式第18A圖至第21B圖作詳細說明如下：如第16圖係繪示，連接主動柱狀體中位於NAND串列之接地選擇線GSL側之垂直通道膜的薄膜半導體層部分2070，係經由層間連接器(例如，第14圖所繪示的層間連接器2020)連接至第一圖案化導電平面層中的參考線2030。同樣的，連接至主動柱狀體中位於NAND串列之接地選擇線GSL側之垂直通道膜的薄膜半導體層部分2071，係經由層間連接器(例如，第14圖所繪示的層間連接器2024)連接至第一圖案化導電平面層中的參考線2034。參考線2030和2034係沿著相對應的行分別與這些層間連接器連接，並且作為共同源極線。連接至主動柱狀體位於NAND串列之串列選擇線SSL側之垂直通道膜的薄膜半導體層部分2073和2077，係經由跨平面層連接器連接至位元線2060的延伸部2041和2045。連接至主動柱狀體位於NAND串列之串列選擇線SSL側之垂直通道膜的薄膜半導體層部分2075和2079，係經由跨平面層連接器連接至位元線2061的延伸部2043和2047。連接至主動柱狀體位於NAND串列之串列選擇線SSL側之垂直通道膜的薄膜半導體層部分2074和2078，係經由跨平面層連接器連接至位元線2062的延伸部2042和2046。

第16圖的電流路徑2069係繪示流經連接參考線2061的延伸部2043和位元線2060間之U形NAND串列的電流。此一結構繪示位於奇數和偶數導電條帶堆疊結構之間的複數個主動柱狀體。這些主動柱狀體包括具有內側表面和外側表面的半導體薄膜層。外側表面位於資料儲存結構上。其中，資料儲存結構位於對應奇數和偶數導電條帶堆疊結構的側壁上，用來形成記憶胞立體陣列。記憶胞彼此連結，而形成從偶數垂直通道膜的上端至下端，再從奇數垂直通道膜的下端至上端的電流路徑。

第17A圖係根據本發明的一實施例繪示用來形成第一圖案化導電平面層(如第15圖所繪示，包括參考線2030、2034)和跨平面層連接器2031、2032、2033、2035、2036和2037)之光阻罩幕的部分結構上視圖。此光阻罩幕具有位於層間連接器2024和2124-2126之頂部的長方形區域2300，如第17B圖所繪示，以及位於層間連接器2025-2029和2127-2129(圓形虛線)之頂部的圓形區域2310(圓形實線，全部繪示於第17B圖)。此一製程可以包括，先於層間連接器的頂部上形成一層間介電層，例如二氧化矽或氮化矽層(未繪示)。再形成對應長方形區域2300的溝渠(trenches)和對應圓形區域2310的介層窗(vias)，穿過層間介電層並將層間連接器暴露於外。在本實施例之中，溝渠係形成於偶數導電條帶堆疊結構中的層間連接器上；介層窗形成於奇數導電條帶堆疊結構中的層間連接器上。其中，他們的對準可採用無邊界氮化矽製程(borderless silicon nitride process)或其他可以提供本實施例位於下方多晶矽插塞良好電性連接的技術來加以實施。

導電材料，例如鎢、銅、鈷矽化物、鎢矽化物、其他金屬材料或上述之任意組合，可以用來填滿溝渠和介層窗。接著，進行化學機械研磨，形成如第17B圖所繪示的參考線(例如，參考線2034)和跨平面層連接器(例如，跨平面層連接器2035-2039, 2137-2139)。其中，參考線(例如，參考線2034)和跨平面層連接器(例如，跨平面層連接器2035-2039和2137-2139)都包括相同材質。參考線(例如，參考線2034)係由填充於穿過層間介電層之溝渠中的導電材料所構成，並連接至位於偶數導電條帶堆疊結構上的銲墊。跨平面層連接器(例如，跨平面層連接器2035-2039和2137-2139)係由插塞所構成。此插塞位於穿過層間介電層之介層窗中，係由導電材料所構成，並且連接至位於奇數導電條帶堆疊結構上的銲墊。此處所述的參考線可以是參考線的一個片段。請參照第17A圖和第15圖，參考線2034可以作為區域共同源極線，並且耦接至一參考電壓源，藉此施加一參考電壓給位於NAND串列之接地選擇線GSL側的垂直通道膜。並藉由跨平面層連接器將多條位元線分別連接至位於NAND串列之串列選擇線SSL側的垂直通道膜。

第17B圖係繪示只包含層間連接器2024-2029和2124-2129、參考線2034以及跨平面層連接器2035-2039和2137-2139的簡化結構圖。參考線2034位於複數個層間連接器(例如，2024-2029和2124-2129)的頂部並與層間連接器接觸。

第18A圖至第21B圖係繪示形成如第16圖所示包含位元線2060-2062和延伸部2041-2043和2045-2047之第二圖案化導電平面層的中間製程結構。

第18B圖係繪示於第二絕緣膜中形成開孔之後的結構。此處所述的製程包括，於第一圖案化導電平面層上沉積第一絕緣膜2111和第二絕緣膜2112。第18A圖係根據本發明的一實施例繪示用來在第二絕緣膜2112中形成複數個開孔之光阻罩幕的部分結構上視圖。在第18A圖中，光阻罩幕2400包括形成於先前的步驟中，位於跨平面層連接器2035-2039和2137-2139頂部(陰影區域)的複數個開口(圓形實線例如，開口2410)。開口2410已被繪示在第18B圖中。在本實施例之中，開口的面積實質等於跨平面層連接器的面積。在另一些實施例之中，和跨平面層連接器相比，開口可以具有不同的面積和不同的形狀。

第二絕緣膜2112相對第一絕緣膜2111具有一個蝕刻選擇比。意即，第一絕緣膜2111和第二絕緣膜2112在同一個蝕刻條件下，具有不同的蝕刻速率。使用適當的蝕刻劑，即可蝕穿第二絕緣膜2112而停止於第一絕緣膜2111，進而在第二絕緣膜2112中形成開孔2411-2418。在第二絕緣膜2112中形成開孔2411-2418的製程中，第一絕緣膜2111的功能係作為蝕刻停止層。例如，第一絕緣膜2111包括矽氧化物，第二絕緣膜2112包括氮化矽。因為氮化矽具有較矽氧化物還要好的蝕刻選擇比，因此可以控制蝕刻移除一部分氮化矽而停止於矽氧化物上。在另一些實施例之中，第一絕緣膜2111可以是矽氧化物或氮氧化矽；第二絕緣膜2112可以是碳化矽。同樣的，因為碳化矽具有較矽氧化物或氮氧化矽還要好的蝕刻選擇比，因此可以控制蝕刻移除一部分碳化矽而停止於矽氧化物或氮氧化矽上。

第19A圖係根據本發明的一實施例繪示用來圖案化多層絕緣結構之光阻罩幕的部分結構上視圖。如第19A圖所繪示，光阻罩幕包括複數個開口區域(例如，開口區域2500)，每一個開口區域分別對準位於第二絕緣膜2112中的開孔(例如，開孔2411-2418)頂部。

第19B圖係繪示形成多層絕緣結構之後的製程結構。此一製程包括，於第二絕緣膜2112上形成第三絕緣膜2113，並且填充位於第二絕緣膜2112中的開孔2411-2418。第三絕緣膜2113包括與第一絕緣膜2111相同的材料。因此，第二絕緣膜2112相對第三絕緣膜2113具有一個蝕刻選擇比。另一方面，在不同蝕刻條件下，第三絕緣膜2113相對於第二絕緣膜2112具有另一個蝕刻選擇比。第一絕緣膜2111、第二絕緣膜2112和第三絕緣膜2113構成了多層絕緣結構。其中，在蝕刻第三絕緣膜2113的製程中，第二絕緣膜2112係用來作為蝕刻停止層；在蝕刻第二絕緣膜2112的製程中，第一絕緣膜2111係用來作為蝕刻停止層。

可用來蝕刻第一絕緣膜2111和第三絕緣膜2113的蝕刻劑，不會蝕刻第二絕緣膜2112的材料，而僅對應光阻罩幕中之開口區域2500移除一部分的第三絕緣膜2113，進而形成複數條絕緣條帶(例如，絕緣條帶2113-1至2113-9)。藉由先前所述的蝕刻選擇比，此蝕刻製程會停止於圖案化的第二絕緣膜2112，並且進一步移除在沉積第三絕緣膜2113時，用來填滿第二絕緣膜2112之開孔的一部分第三絕緣膜2113。這個蝕刻製程會繼續蝕刻穿過第二絕緣膜2112之開孔，移除一部分的第一絕緣膜2111，將跨平面層連接器(例如，第17B圖所繪示的跨平面層連接器2035-2039和2137-2139)暴露於外。第一絕緣膜2111和第二絕緣膜2112之蝕刻部分的形狀係由開口區域(例如，開口區域2500)和第二絕緣膜2112之開孔(例如，開孔2411-2418)重疊的區域來定義。多層絕緣結構被餘留下來的部分構成了圖案化絕緣結構。

第20A圖和第20B圖分別繪示在前述圖案化絕緣結構上沉積一層導電材料2160之後的製程結構上視圖。導電材料2160填充於第一絕緣膜2111和第二絕緣膜2112中的蝕刻開孔內，進而形成複數個延伸部，填充位於複數個絕緣條帶(例如，絕緣條帶2113-1至2113-9)之間的空間，進而形成複數條位元線。在單一步驟中，使用導電材料填充至少兩個圖案，藉以形成多層內連線，是習知的雙鑲嵌製程。此導電材料可以包括金屬材料，例如銅、鎢、鈦/氮化鈦(Ti/TiN)、鉬(Molybdenum)、鎢矽化物、鈷矽化物、鋁以及上述之任意組合。

第20A圖和第20B圖分別繪示在形成位元線之後的製程結構透視圖。此一方法包括對導電材料2160進行化學機械研磨，直到將複數個絕緣條帶(例如，絕緣條帶2113-1至2113-9)的頂部表面暴露於外，藉以形成包括複數條具有延伸部之位元線(例如，位元線2060-2067)的第二圖案化導電平面層，如前所述並參照第16圖。位元線2060-2067繪示於第16圖中。此處所述的位元線可以是位元線的一個片段。延伸部包括具有第一絕緣膜和第二絕緣膜的鰭片。

第22A圖係沿著之X-Y平面所繪示的部分結構剖面放大圖。其中，X-Y平面穿過第二絕緣膜2112，且與向下延伸且建構來作為一部份位元線的延伸部(例如，延伸部2045和2047，也繪示於第16圖中)交叉。延伸部的形狀係由用來圖案化第二絕緣膜2112之光阻罩幕中的開口區域(例如，開口2410也繪示於第18A圖中)與用來圖案化第三絕緣膜2113之光阻罩幕中的開口區域(例如，開口區域2500也繪示於第19A圖中)二者的重疊區域來決定。在本實施例中，延伸部(例如，延伸部2045和2047)具有兩個對準位元線的直邊，和兩個經由第二絕緣膜2112的開口所定義的曲邊(例如，曲邊2561-2564)，因此延伸部對準第二絕緣膜2112。延伸部(例如，延伸部2045和2047)具有位於側邊(例如，側邊2571/2572和2573/2574)上相互對立的兩側壁，與填滿第二絕緣膜2112開口的第三絕緣膜2113接觸，且具有位於側邊(例如，側邊2561/2562和2563/2564)並相互對立的其他側壁，與第二絕緣膜2112接觸。

在又一些其他實施例之中，位於光阻罩幕中，用來圖案化第二絕緣膜2112的開口區域(如第18A圖所繪示的開口2410)為方形，具有兩個對準位元線的直邊，和兩個對準第二絕緣膜2112的直邊。

第22B圖係繪示位元線的透視結構放大圖。位元線2060和2061 (也繪示於第16圖)具有延伸部2045和2047與位於第一圖案化導電平面層中的跨平面層連接器2035和2037連接。位元線及其延伸部位於第二圖案化導電平面層之中。

第23A圖和第23B圖係分別沿著第21A圖和第21B圖之切線AA’所繪示之的結構剖面圖，其刪除了層間連接器未繪示。第23A圖繪示用來圖案化第二絕緣膜2112之光阻罩幕和用來圖案化第三絕緣膜2113之光阻罩幕之間具有精準對位的結構。位元線2060和其附帶的延伸部2045完全位於跨平面層連接器2035的頂部。鄰接的位元線(例如，位元線2061)停止在第二絕緣膜2112之上。

第23B圖係繪示錯位情況下的結構。第二絕緣膜2112可以阻擋鄰接的位元線(例如，位元線2061)與跨平面層連接器2035接觸，因此位元線(例如，位元線2060)和鄰接的位元線(例如，位元線2061)不會與同一個跨平面層連接器接觸。也因此即使位元線的間距變小，使用雙相嵌製程的結構，仍可以防止兩條位元線2060和2061之間發生短路。

第24圖係繪示不採用前述雙鑲嵌製程來製作具有延伸部之位元線的結構。在本實施例中，位元線(例如，位元線5060和5061)和連接器(例如，連接器5030)之間的錯位，可能造成兩條位元線連接，進而使整個記憶體陣列發生短路，造成記憶體元件無法操作。為了防止這樣的錯誤發生，也可採用與本發明不同的技術解決方案，例如減少連接器5030的尺寸，藉以使並列的位元線不會因同時與一個連接器接觸而相互連接。這個解決方案可藉由採用自對準雙圖案化製程(Self-Aligned Double Patterning process)來形成尺寸較窄的連接器。但這樣將會增加製程步驟及成本。由此觀之，本發明所揭露的技術在製程中可提供更大的對準公差(tolerance of alignment)，並且具有較高的良率和較低的成本。

第16圖係繪示一種記憶體元件，其具有彼此分隔的複數個導電條帶堆疊結構。請參照位於第一和第二導電條帶堆疊結構中的導電條帶，其繪示連接U形NAND串列的內連線結構。第一和第二導電條帶堆疊結構具有相互對立的側壁。資料儲存結構形成於第一和第二導電條帶堆疊結構的側壁上。第一和第二垂直通道膜形成在位於第一和第二導電條帶堆疊結構之側壁上的資料儲存結構上。第一垂直通道膜包括位於第一導電條帶堆疊結構上的第一銲墊，且第一銲墊位於第一垂直通道膜的上端。第二垂直通道膜包括位於第二導電條帶堆疊結構上的第二銲墊，且第二銲墊位於第二垂直通道膜的上端。第一和第二垂直通道膜在端點上相互連接。

第一導電條帶堆疊結構的上方導電條帶係建構來作為第一開關(例如，接地選擇線GSL開關)的閘極，並且具有位於第一半導體薄膜層中的通道。第二導電條帶堆疊結構的上方導電條帶係建構來作為第二開關(例如，串列選擇線SSL開關)的閘極，並且具有位於第二半導體薄膜層中的通道。第一和第二導電條帶堆疊結構的中間導電條帶係建構來作為字元線。第一和第二導電條帶堆疊結構的底部導電條帶係建構來作為輔助閘極。

第一圖案化導電平面層覆蓋於第一和第二導電條帶堆疊結構上。其包括一條參考線和一個跨平面層連接器。參考線連接至第一銲墊，跨平面層連接器連接至第二銲墊。第二圖案化導電平面層形成於第一圖案化導電平面層上，第二圖案化導電平面層包括一條位元線。此位元線包括與跨平面層連接器接觸的延伸部。

另外，垂直通道結構建構於相同的第一和第二導電條帶堆疊結構之間，使位於第一導電條帶堆疊結構上的多個第一半導體薄膜層全部都被電性連結，且可以分享連結至相同的參考線。又，額外的垂直通道結構建構於相同的第一和第二導電條帶堆疊結構之間，使位於第二導電條帶堆疊結構上的多個第二半導體薄膜層彼此電性隔離，並且使用個別的跨平面層連接器，個別地連接至彼此分離的位元線。

第25圖係繪示一種可以使用於本發明之實施例中的先進能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(BE-SONOS)資料儲存結構。此資料儲存結構包括與垂直通道結構6050接觸的穿隧層。穿隧層包含複合材料並包括多層結構。例如，包括矽氧化物第一穿隧層6053、氮化矽穿隧層6054和矽氧化物第二穿隧層6055。

矽氧化物第一穿隧層6053位於垂直通道結構6050的表面6050a，係使用，例如原位蒸氣生成(in-situ steam generation，ISSG)技術與可選用的氮化製程，藉由沉積後一氧化氮退火處理(post deposition NO annealing)或者在沉積製程中在反應氣體氣氛中添加一氧化氮所製成。矽氧化物第一穿隧層6053的厚度小於約20 Å，較佳係介於約7Å至15Å之間。第一穿隧層6053可以使用替代品，例如氮氧化矽，以增進其耐用性；及/或進行氟化處理(fluorine treatments)，以增進介面能態(interface state)的品質。

氮化矽穿隧層6054又稱作穿隧氮化層，位於矽氧化物第一穿隧層6053上。可例如使用低壓化學氣相沉積，採用二氯矽烷(dichlorosilane，DCS)和氨作為前驅物(and NH₃ precursors)在680℃的環境下形成。在另一個替代的製程中，穿隧氮化層6054包括在相同製程中使用氧化亞氮(N₂ O)當作前驅物所形成的氮氧化矽。氮化矽穿隧層6054的厚度小於約30 Å，較佳係介於約10Å至30Å之間，包含例如約20 Å。由於厚度較薄，因此氮化矽穿隧層6054的電荷儲存能力較弱。

穿隧層6054提供較低的電洞能障高度(hole barrier height)有助於電洞注入以進行FN抹除。不過，穿隧層6054具有較低的電荷捕捉效率。根據價帶相對於矽的偏移，穿隧層6054的材質可以是: 二氧化矽4.4 eV、氮化矽(Si₃ N₄ )1.8 eV、氧化鉭(Ta₂ O₅ ) 3.0 eV、鈦酸鋇(BaTiO₃ ) 2.3 eV、鋯酸鋇(BaZrO₃ ) 3.4 eV、氧化鋯(ZrO₂ ) 3.3 eV、氧化鉿(HfO₂ ) 3.4 eV、氧化鋁(Al₂ O₃ ) 4.9 eV, 氧化釔(Y₂ O₃ ) 3.6 eV或矽酸鋯(ZrSiO₄ ) 3.4 eV。雖然也可能使用其他材料，但是氮化矽具有最低的電洞能障高度1.8 eV。

矽氧化物第二穿隧層6055位於氮化矽穿隧層6054上。可例如使用低壓化學氣相沉積高溫氧化物(high temperature oxide，HTO)沉積來形成。矽氧化物第二穿隧層6055的厚度小於約45 Å，較佳係介於約15Å至45Å之間，包含例如約30 Å。矽氧化物第二穿隧層6055提供足夠的阻障厚度，以阻擋電荷流失，以增進電荷滯留(charge retention)。第二穿隧層6055可阻擋直接穿隧漏電(direct tunneling leakage)。也可以使用其他低漏電氧化物，例如氧化鋁。

在本實施例中，第一電荷儲存層6056包括氮化矽。其具有實質大於45 Å的厚度，較佳係介於45Å至80Å，包含例如55 Å。在本實施例中，第一電荷儲存層6056可例如使用低壓化學氣相沉積來形成。也可以使用其他電荷捕捉材料或結構。例如包括氮氧化矽、富矽氮化物、富矽氧化物、嵌入奈米粒子的電荷捕捉層…等。

第一二氧化矽阻障層6057位於第一電荷儲存層6056之上，係例如採用低壓化學氣相沉積高溫氧化物沉積所形成。第一二氧化矽阻障層6057的厚度實質小於70 Å，包含介於55Å至70Å的範圍，包含例如50 Å。阻障層6057提供足夠的阻障厚度，以阻擋電荷儲存層6056和6059之間的電荷混合和電荷輸送。也可以使用其他低漏電氧化物，例如氧化鋁。

在本實施例中，第二電荷儲存層6059包括氮化矽。其具有實質大於30Å的厚度，較佳係介於30Å至60Å，包含例如40 Å。在本實施例中，第二電荷儲存層6059可例如使用低壓化學氣相沉積來形成。在其他實施例中，第二電荷儲存層6059與第一電荷儲存層6056相似。第二電荷儲存層6059在FN抹除操作中用來捕捉電子以停止閘極電子注入，藉由通道電洞注入允許第一電荷儲存層6056的連續抹除。具有高電荷捕捉效率的替代材質可以包括氮氧化矽、富矽氮化物、嵌入式奈米粒子和氧化鉿。

第二二氧化矽阻障層6052位於第二電荷儲存層6059之上，係例如採用低壓化學氣相沉積高溫氧化物沉積所形成。第二二氧化矽阻障層6052的厚度實質小於約60 Å，包含介於約30Å至60Å之間的範圍，包含例如約35 Å。

最後，閘極材料層6058，例如是一種建構來作為垂直通道膜的薄膜半導體層，形成於第二阻擋層6052上方。

第26圖係繪示用來製作記憶體元件的方法流程圖。此處所述的參考線可以是參考線的一個片段。相同的，此處所述的位元線可以是位元線的一個片段。此方法包括：在基材上定義出要形成具有如第16圖所繪示之結構的立體記憶體區塊的區域。在每一個區域中，此一方法包括，例如藉由在基材上沉積一層二氧化矽，或其他介電材質或上述之任意組合以形成一絕緣層(步驟3601)。在絕緣層(例如第16圖所繪示之絕緣層1101)上所進行的製程包括：形成由第一導電材質所構成，適合作為字元線，且被絕緣層彼此分離的複數層。並且對複數層進行蝕刻，藉以定義出複數個導電條帶堆疊結構(例如第8圖所繪示之導電條帶堆疊結構1111) (步驟3602)。這些導電條帶堆疊結構可以至少包括一個導電條帶底部平面層(輔助閘極AGs)、複數個導電條帶中間平面層(字元線WLs) 和一個導電條帶頂部平面層(串列選擇線/接地選擇線SSL/GSL)。

此方法包括：在導電條帶堆疊結構之導電條帶的側邊表面形成資料儲存結構，如第9圖所繪示(步驟3603)。資料儲存結構可以包括如第9圖至第25圖所述的介電電荷捕捉結構。資料儲存結構與這些導電條帶堆疊結構之導電條帶的側邊表面接觸。

此方法包括：於這些導電條帶堆疊結構上形成半導體薄膜層(例如第10圖所繪示之薄膜半導體層1140)，使其具有一個表面與這些導電條帶堆疊結構共形。此薄膜層沿著這些導電條帶堆疊結構的側壁向下延伸，並且於側壁的底端相互連接(步驟3604)。

在位於相鄰導電條帶堆疊結構之側壁上相互對立的半導體薄膜層之間提供絕緣結構(例如第11圖所繪示之填充結構1160)，如第11圖所述(步驟3605)。在一些實施例之中，絕緣結構包括一個縫隙至少位於用來形成記憶胞的區域中。提供絕緣結構的步驟可以包括，單純地使用縫隙將位於相鄰導電條帶堆疊結構之側壁上相互對立的半導體薄膜層隔離。

蝕刻位於複數個導電條帶堆疊結構之間的結構，藉以使用孔洞圖案來定義主動柱狀體。主動柱狀體包括位於記憶胞區域中彼此分離的垂直通道膜，如第12圖所述(步驟3606)。在主動柱狀體之間提供絕緣結構，例如以絕緣材料填充藉由步驟3606所形成的孔洞(步驟3607)。這些絕緣結構可以被絕緣材料完全填滿。這些絕緣結構可以因為具有較大的伸寬比，而僅被絕緣材料部分填滿。進而產生間隙或空隙。

圖案化位於複數個導電條帶堆疊結構上的半導體薄膜層，藉以定義出複數個位元線銲墊和共同源極線銲墊(步驟3608)。主動柱狀體包括一個連接至位元線銲墊(如第13圖所繪示的薄膜半導體層部分2073)的垂直通道膜，以及一個連接至共同源極線銲墊(如第13圖所繪示的薄膜半導體層部分2070)的垂直通道膜。兩個以上的主動柱狀體可以分享一個共同源極線銲墊。但是每一個主動柱狀體連接至單一個位元線銲墊。這些共同源極線銲墊/位元線銲墊包括半導體插塞。

此一方法可以更包括沉積包含參考線(如第15圖所繪示的參考線2030)片段和跨平面層連接器(如第15圖所繪示的跨平面層連接器2031)的第一圖案化導電平面層。每一個參考線片段耦接至一個參考電壓源，在連接至兩個以上的共同源極線銲墊；每一個層間連接器連接至一個位元線銲墊。這些參考線片段和跨平面層連接器係由相同材料所構成。跨平面層連接器係由插塞所構成，插塞係由導電材料所構成，並位於穿過層間介電層之介層窗中，且連接至位元線銲墊。參考線的片段係由填充於穿過層間介電層之溝渠中的相同導電材料所構成，並且連接至共同源極線銲墊。此一方法可以更包括沉積包含耦接至感測電路之多條位元線片段的第二圖案化導電平面層。其中，每一條位元線片段分別具有複數個延伸部，如第16圖和第18A圖至第21B圖所述(步驟3609)。此外，相同或額外的圖案化導電層可以包含多個連接器。這些連接器可以耦接至串列選擇線SSL條帶、接地選擇線GSL條帶以及位於導電條帶堆疊結構中的字元線銲墊。

形成主動柱狀體之後，記憶胞形成在每一個主動柱狀體的平截頭體中，複數個中間平面層(字元線)中的導電條帶之相對立側邊表面與複數條位元線結構之薄膜垂直通道的交叉點的介面區域上。同時，串列選擇開關形成於偶數導電條帶堆疊結構之頂部平面層中的導電條帶(串列選擇線SSLs)與薄膜垂直通道的交叉點的介面區域上。參考選擇開關形成於奇數導電條帶堆疊結構之頂部平面層中的導電條帶(接地選擇線GSLs)與薄膜垂直通道的交叉點的介面區域上。記憶層可以包括用來作為串列選擇開關和參考選擇開關之閘介電層的介電層。

請參照圖26和此處所述的其他內容，將可更容易理解此一製作方法。在本發明的一個實施例中，此處所述的製作方法包括：形成具有側壁的第一和第二導電條帶堆疊結構；在第一和第二導電條帶堆疊結構的側壁上形成資料儲存結構；在資料儲存結構上形成相互對立的第一和第二垂直通道膜；將相互對立的第一和第二垂直通道膜相互連接藉以形成U形電路通道，並形成U形NAND串列。於第一導電條帶堆疊結構上形成第一銲墊，並連接至第一垂直通道膜；於第二導電條帶堆疊結構上形成第二銲墊，並連接至第二垂直通道膜。形成一參考線片段連接至第一銲墊，且第一銲墊可以包括半導體插塞。形成一跨平面連接器連接至第二銲墊，且第二銲墊可以包括半導體插塞。形成一個具有延伸部的位元線片段與跨平面連接器接觸。形成此一結構的結果，可提供一電流路徑，通過此半導體薄膜層，由位於第一導電條帶堆疊結構上的第一銲墊連通至位於第二導電條帶堆疊結構上的第二銲墊，進而操作成一條U形NAND串列。

第27圖係繪示包含具有垂直薄膜通道膜之立體NAND記憶體陣列之積體電路901的簡化方塊圖。積體電路901記憶體陣列960。記憶體陣列960包括一個或多個具有此處所述之U形NAND串列的記憶體區塊。其中，U形NAND串列具有複數個位於積體電路基材上的垂直通道記憶胞。

串列選擇線/接地選擇線SSL/GSL行解碼器940與複數條排列在記憶體陣列960中的串列選擇線/接地選擇線SSL/GSL 945耦接。單數/偶數平面層解碼器950與複數條單數/偶數字元線955耦接。全域位元線列解碼器970與沿著記憶體陣列960的縱列排列之複數條全域位元線965耦接，藉以從記憶體陣列960中讀取資料或將資料寫入記憶體陣列960中。全域位元線被建構如第16圖所繪示的位元線2060-2062及其延伸部2041-2043和2045-2046。位址則係由匯流排930由控制邏輯910提供至全域位元線列解碼器970、串列選擇線/接地選擇線SSL/GSL行解碼器940和單數/偶數平面層解碼器950。感測放大器/寫入緩衝電路980通過第一資料線975耦接至全域位元線列解碼器970。寫入緩衝電路980可以儲存寫入碼以進行多階層寫入(multiple-level programming)，或者除存用來作為寫入碼的數值藉以判斷是否寫入或抑制被選取的位元線。全域位元線列解碼器970可以包括一個電路，用來選擇性地施加寫入或抑制電壓至位於記憶體中的位元線，以回應位於寫入緩衝區中的一個資料數值。

由感測放大器/寫入緩衝電路980發出的感測資料通過第二資料線985傳輸至多階層資料緩衝器(multi-level data buffer)990，再經由資料路徑993耦合到輸入/輸出電路991。此外在本實施例中，輸入資料被施加到多階層資料緩衝器990，用來支援對陣列中之獨立雙閘極記憶胞的每一個獨立側邊所進行的多階層寫入操作。

輸入/輸出電路991將資料驅動至積體電路901外部的目的地。輸入/輸出資料以及控制訊號通過位於輸入/輸出電路991、控制邏輯910、積體電路901上的輸入/輸出連接埠或者積體電路901的內部或外部資料源之間的資料匯流排905來進行傳輸。積體電路901的內部或外部資料源包括，例如通用處理器或特殊用途應用電路，或者是由記憶體陣列960所支援，提供系統整合晶片(system-on-a-chip functionality)功能的模組組合。

在第27圖所繪示的實施例之中，控制邏輯910使用偏壓配置狀態機(bias arrangement state machine) 控制藉由電源電壓所產生或通過電壓源(方塊920)所提供的應用程序，例如讀取、抹除、驗證和寫入偏壓。控制邏輯910耦合至多階層資料緩衝器990和記憶體陣列960。控制邏輯910包括控制多階層寫入操作的邏輯。在一些實施例之中，可支援此處所述的U形垂直NAND結構，此邏輯建構來執行下述方法： 例如，使用字元線層解碼器，在一陣列中選擇一層記憶胞； 例如藉由選擇字元線的奇數或偶數邊的方式，在被選取的記憶胞層中選擇垂直通道結構的一邊； 例如，藉由使用位於垂直通道結構之橫向行的串列選擇線開關和接地選擇線開關，在陣列被選取的橫向行中選擇複數個垂直通道結構； 使用位元線電路，例如耦接至垂直通道結構之被選取之橫向行的全域位元線上的頁緩衝器(page buffer)，在被選取的層，被選取之垂直通道的一邊，陣列一或多個被選取之縱列的電荷捕捉儲位中儲存電荷，藉以代表資料。

在一些實施例之中，這個邏輯係建構來選擇一層，並藉由，例如控制奇數和偶數字元線層解碼器，在陣列被選取之層中選擇奇數和偶數交叉指型字元線結構之一者，來選擇一邊。

在一些實施例之中，這個邏輯係建構來儲存多個層級的電荷，藉以使被選取之層的被選取的邊中的一個電荷捕捉儲位代表多個資料位元。以這種方式，位於陣列之垂直通道結構之被選取之平截頭體的一個被選取的記憶胞可儲存大於二個位元的資料，包含此記憶胞的每一邊可儲存大於一位元的資料。

控制邏輯910可以採用特殊用途邏輯電路來加以實現。在另一實施例中，控制邏輯包括實施於相同積體電路中，用來執行運算程式以控制元件操作的通用處理器。在又一實施例中，可以採用特殊用途邏輯電路和通用處理器的組合來實現此一控制邏輯。

記憶體陣列960可以包括建構來儲存多位元的電荷捕捉記憶胞。其中儲存多位元的方式，係藉由建立對應電荷儲存數量的多重寫入階層，之後建構記憶胞之臨界電壓V_T 來達成。如前所述，單一位元儲存的實施例亦可適用於前述的結構中。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。此處所述的製程步驟和結構並未涵蓋製作整體積體電路的完整製造過程。本發明可以和許多目前已知或未來被發展出來的不同積體電路製作技術合併實施。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

50、6050‧‧‧垂直通道結構
53、1161‧‧‧縫隙
52、1101、1121、1122、1123、1124、1125‧‧‧絕緣層
58、58-1、58-2、59、59-1、59-2、WL、WL0-WL(i)、WL(i+1)-WL(n)‧‧‧字元線
54、GSL‧‧‧接地選擇線
55、SSL‧‧‧串列選擇線
56、57、62、63‧‧‧導電薄膜
60、61‧‧‧輔助閘極線
69‧‧‧資料儲存結構
70、71‧‧‧記憶胞
80a、80b、81a、81b‧‧‧垂直通道膜
80-1、80-2、80-3、80-4‧‧‧薄膜半導體條帶
1105‧‧‧氮化矽頂部層
128‧‧‧位元線接觸
129‧‧‧共同源極線
131、132‧‧‧開關
134‧‧‧堆疊結構的底部
135‧‧‧輔助閘極結構
1110、1111、1112、1113、2011-E、2011-O‧‧‧導電條帶堆疊結構
1130、6057‧‧‧阻擋層
1131、6056、6059‧‧‧電荷儲存層
1132、6053、6054、6055‧‧‧穿隧層
1140、6052‧‧‧薄膜半導體層
1140-E、1140-O‧‧‧薄膜半導體層的一部分
1141‧‧‧區域
1162‧‧‧填充部
2000、2001、2002、2003、2004、2005‧‧‧絕緣結構
2012‧‧‧絕緣材料
2020、2021、2022、2023、2024、2025、2026、2027、2124-2129‧‧‧層間連接器
2030、2034‧‧‧參考線
2031、2032、2033、2035、2036、2037、2137-2139‧‧‧跨平面層連接器
2035、2036、2037‧‧‧跨平面層間連接器
2041、2042、2043、2045、2046、2047‧‧‧延伸部
2060-2062、5060、5061‧‧‧位元線
2069‧‧‧電流路徑
2060-2067‧‧‧位元線
2070、2071、2073、2074、2075、2077、2078、2079‧‧‧薄膜半導體層的部分
2111、2112、2113‧‧‧絕緣膜
2113-1-2113-9‧‧‧絕緣條帶
2160‧‧‧導電材料
2300‧‧‧長方形區域
2310‧‧‧圓形區域
2400‧‧‧光阻罩幕
2410‧‧‧開口
2411-2418‧‧‧開孔
2500‧‧‧開口區域
2561-2564‧‧‧曲邊
2571、2572、2573、2574‧‧‧側邊
3601‧‧‧在基材上形成一絕緣層
3602‧‧‧在絕緣層上形成複數個導電條帶堆疊結構
3603‧‧‧在導電條帶的側邊表面形成資料儲存結構
3604‧‧‧於這些導電條帶堆疊結構上形成半導體薄膜層，並且於底端相互電性連接
3605‧‧‧在位於相鄰導電條帶堆疊結構之側壁上相互對立的半導體薄膜層之間提供絕緣結構
3605‧‧‧圖案化薄層結構以形成包括彼此分離之垂直通道膜的主動柱狀體
3607‧‧‧在主動柱狀體之間提供絕緣結構
3608‧‧‧圖案化半導體薄膜層，藉以定義出複數個位元線銲墊和共同源極線銲墊
3609‧‧‧形成參考線片段和位元線片段，使其分別連接至共同源極線銲墊和位元線銲墊
5030‧‧‧連接器
6050a‧‧‧垂直通道結構的表面
6058‧‧‧閘極材料層
901‧‧‧積體電路
930‧‧‧匯流排
910‧‧‧控制邏輯
920‧‧‧偏壓配置電壓源
940‧‧‧串列選擇線/接地選擇線行解碼器
945‧‧‧串列選擇線/接地選擇線
950‧‧‧單數/偶數平面層解碼器
955‧‧‧單數/偶數字元線
960‧‧‧記憶體陣列
965‧‧‧全域位元線
970‧‧‧全域位元線列解碼器
975‧‧‧第一資料線
980‧‧‧感測放大器/寫入緩衝電路
985‧‧‧第二資料
990‧‧‧多階層資料緩衝器
991‧‧‧輸入/輸出電路
993‧‧‧線資料路徑
AA’‧‧‧切線
AG‧‧‧輔助閘極
SL、BL‧‧‧接觸點
X₁ 、X₂ ‧‧‧偏移距離

第1圖係繪示具有垂直通道結構的立體記憶體元件的結構透視圖。 第2圖係繪示本發明的實施例之結構中位於單一主動柱狀體(single active pillar)上的U形NAND串列電路示意圖。 第3圖係繪示一種位於立體記憶體元件中，具有U形垂直通道膜之主動柱狀體的結構剖面圖。 第4圖係繪示立體記憶體元件中主動柱狀體之頂部的結構透視圖。 第5圖係繪示記憶體元件中具有被縫隙(seam)所分隔之薄膜通道結構的兩個主動柱狀體之平截頭體以及主動柱狀之複數個記憶胞的結構透視圖。 第6圖係繪示立體記憶體元件中主動柱狀體之底部的結構透視圖。 第7A圖係繪示位於垂直薄膜通道結構之間可用來形成立體記憶體陣列之字元線的上視圖。 第7B圖係繪示位於交錯(twisted)排列之垂直薄膜通道結構之間的字元線的上視圖。 第8圖至第16圖係繪示製作本發明之實施例所述之立體NAND記憶體之各個製程步驟的結構透視圖。 第17A圖係繪示用來形成第15圖之第一圖案化導電平面層的部分光阻罩幕結構上視圖。 第17B圖係第15圖所繪示之結構的部分結構簡化示意圖。 第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A 圖和第21B圖係繪示製作第16圖之第二圖案化導電平面層之各個製程步驟中的結構簡化示意圖。 第22A圖係沿著第21B圖之X-Y平面所繪示的部分結構剖面放大圖。 第22B圖係繪示位元線的透視結構放大圖。 第23A圖係沿著第21A圖之切線AA’所繪示之無錯位(misalignment)的結構剖面圖。 第23B圖係沿著第21B圖之切線AA’所繪示有錯位的結構剖面圖。 第24圖係繪示不採用雙相嵌製程所形成之元件的錯位結構剖面圖。 第25圖係繪示一種可以使用於本發明之實施例所述之立體NAND記憶體中的資料儲存結構。 第26圖係繪示用來製作本發明之實施例所述之雙閘極垂直通道結構的方法流程圖。 第27圖係繪示本發明之實施例所述之包含具有薄膜通道結構之立體記憶體陣列之積體電路的方塊圖。

69‧‧‧資料儲存結構

80a、80b‧‧‧垂直通道膜

1105‧‧‧氮化矽頂部層

1130‧‧‧阻擋層

1131‧‧‧電荷儲存層

1132‧‧‧穿隧層

1101、1121、1122、1123、1124、1125‧‧‧絕緣層

2030、2034‧‧‧參考線

2035、2036、2037‧‧‧跨平面層間連接器

2045、2046、2047‧‧‧延伸部

2060-2062‧‧‧位元線

2069‧‧‧電流路徑

2070、2071、2073、2074、2075‧‧‧薄膜半導體層的部分

WL‧‧‧字元線

GSL‧‧‧接地選擇線

SSL‧‧‧串列選擇線

AG‧‧‧輔助閘極

Claims (10)

1. 一種記憶體元件，包括: 一第一導電條帶堆疊結構，具有複數個側壁； 一第二導電條帶堆疊結構，具有複數個側壁； 複數個資料儲存結構位於該第一導電條帶堆疊結構和該第二導電條帶堆疊結構的該些側壁上； 複數個第一垂直通道膜，位於該些資料儲存結構上，且位於該第一導電條帶堆疊結構和該第二導電條帶堆疊結構的該些側壁上，其中每一該些第一垂直通道膜包括一第一銲墊位於該第一導電條帶堆疊結構上，且位於該第一垂直通道膜之一頂端； 複數個第二垂直通道膜，位於該些資料儲存結構上，且位於該第一導電條帶堆疊結構和該第二導電條帶堆疊結構的該些側壁上，其中每一該些第二垂直通道膜包括一第二銲墊位於該第二導電條帶堆疊結構上，且位於該第二垂直通道膜之一頂端；其中該些第一垂直通道膜和該些第二垂直通道膜彼此連接於複數個底端； 一第一圖案化導電平面層(first level of patterned conductors)，位於該第一導電條帶堆疊結構和該第二導電條帶堆疊結構上方，包括一參考線片段以及一跨平面層連接器(inter-level connector)，該參考線片段與該第一銲墊連接，該跨平面層連接器與該第二銲墊連接；以及 一第二圖案化導電平面層，位於該第一圖案化導電平面層上，包括一位元線片段，該位元線片段包括一延伸部與該跨平面層連接器接觸。
2. 如申請專利範圍第1項所述之記憶體元件，其中該跨平面層連接器係由一插塞所構成，該插塞係由導電材料所構成，位於穿過一層間介電層的一介層窗中，並且連接至該第二銲墊；該參考線片段係由填充於穿過該層間介電層之一溝渠中的一導電材料所構成，並連接至該第一銲墊。
3. 如申請專利範圍第1項所述之記憶體元件，更包括一多層絕緣結構位於該第一圖案化導電平面層，該多層絕緣結構包括一第一絕緣膜、一第二絕緣膜和一第三絕緣膜；該延伸部包括一鰭片位於該第一絕緣膜和該第二絕緣膜之間。
4. 如申請專利範圍第1項所述之記憶體元件，其中該參考線片段直接與該第一銲墊接觸。
5. 一種記憶體元件，包括: 一第一導電條帶堆疊結構，具有複數個側壁； 一第二導電條帶堆疊結構，具有複數個側壁； 複數個資料儲存結構位於該第一導電條帶堆疊結構和該第二導電條帶堆疊結構的該些側壁上； 複數個U形膜，具有複數個外表面直接與該些資料儲存結構接觸，且位於該第一導電條帶堆疊結構和該第二導電條帶堆疊結構的該些側壁上； 複數個第一銲墊連接位於該第一導電條帶堆疊結構上的一部分該些U形膜的複數個端點； 複數個第二銲墊連接位於該第二導電條帶堆疊結構上的其他該些U形膜的複數個端點； 一第一圖案化導電平面層，位於該第一導電條帶堆疊結構和該第二導電條帶堆疊結構上方，包括一參考線片段以及複數個跨平面層連接器，該參考線片段與該些第一銲墊連接，該跨平面層連接器與該些第二銲墊連接；以及 一第二圖案化導電平面層，位於該第一圖案化導電平面層上，包括一位元線片段，該位元線片段包括複數個延伸部與該些跨平面層連接器接觸。
6. 如申請專利範圍第5項所述之記憶體元件，更包括一多層絕緣結構位於該第一圖案化導電平面層，該多層絕緣結構包括一第一絕緣膜、一第二絕緣膜和一第三絕緣膜；該些延伸部之一者包括一鰭片位於該第一絕緣膜和該第二絕緣膜之間。
7. 如申請專利範圍第5項所述之記憶體元件，其中該參考線片段直接與該些第一銲墊接觸。
8. 一種記憶體元件的製作方法，包括： 形成一第一導電條帶堆疊結構，使其具有複數個側壁； 形成一第二導電條帶堆疊結構，使其具有複數個側壁； 形成複數個資料儲存結構位於該第一導電條帶堆疊結構和該第二導電條帶堆疊結構的該些側壁上； 形成複數個U形膜，使其具有複數個外表面直接與該些資料儲存結構接觸，且位於該第一導電條帶堆疊結構和該第二導電條帶堆疊結構之間；該些U形膜之一者具有位於該第一導電條帶堆疊結構上一第一銲墊以及位於該第二導電條帶堆疊結構上的一第二銲墊； 沉積一第一圖案化導電平面層，以提供一參考線片段與該些第一銲墊連接，以及一跨平面層連接器與該些第二銲墊連接；以及 沉積一第二圖案化導電平面層，以提供一位元線片段，使該位元線片段包括一延伸部與該跨平面層連接器接觸。
9. 如申請專利範圍第8項所述之記憶體元件的製作方法，更包括： 沉積一第一絕緣膜和一第二絕緣膜於該第一圖案化導電平面層上； 圖案化以形成一開孔於該第二絕緣膜中； 沉積一第三絕緣膜於圖案化的該第二絕緣膜上； 圖案化以於該第三絕緣膜形成一條帶； 移除一部分該第一絕緣膜、一部分該第二絕緣膜和一部分該第三絕緣膜，藉以將該跨平面層連接器的一頂面暴露於外；以及 以一導電層填充被該第一絕緣膜、該第二絕緣膜和該第三絕緣膜被移除的該些部分。
10. 如申請專利範圍第9項所述之記憶體元件的製作方法，其中該延伸部包括一鰭片，位於該第一絕緣膜和該第二絕緣膜之間。