TWI570893B - 具有交錯之控制結構的三維陣列記憶體構造 - Google Patents

Description

具有交錯之控制結構的三維陣列記憶體構造

本發明是有關於一種高密度記憶體裝置，且特別是有關於一種記憶體裝置，其中配置有記憶胞的數個面至三維陣列中。

由於積體電路中裝置的臨界尺寸微縮化已至一般記憶胞技術的極限，設計者不斷尋求堆疊數個記憶胞面(plane)的技術，藉此達到更大的儲存容量，並降低每位元的成本。

第1圖為三維積體電路裝置的立體圖，其使用垂直閘結構。第1圖中的裝置100包括在積體電路基底上，由導電條紋與絕緣條紋在Z方向上交錯構成的堆疊。

第1圖所示的例子中，多層陣列形成在絕緣層上，並包括數個導電材料的結構，例如數個字元線125-1 WL至125-N WL，正交在堆疊上，並與堆疊共形。數面(例如112、113、114、與115)中導電條紋堆疊中的導電條紋可包括記憶體元件的通道，且結構(例如125-1 WL至125-N WL)中的結構可配置為字元線與串列選擇線，包括記憶體元件的垂直閘。相同面中的導電條紋藉 由連接元件(例如102B、103B、104B、與105B)的堆疊電性耦接在一起。

包括連接元件112A、113A、114A、及115A之堆疊的接觸結構終止導電條紋，例如堆疊中的導電條紋112、113、114、及115。這些連接元件112A、113A、114A、及115A電性連接至不同的位元線以連接至解碼電路，以在陣列中選擇面。連接元件112A、113A、114A、及115A可同時圖案化，其中定義出堆疊。

連接元件(例如102B、103B、104B、與105B)的堆疊藉由絕緣層(未顯示)在Z方向上彼此分開，並終止導電條紋，例如導電條紋102、103、104、與105。絕緣層可包括絕緣材料，如述，用作配置在Z方向上導電條紋之間的絕緣條紋。連接元件(例如102B、103B、104B、及105B)之堆疊中的數個介層連接體(例如172、173、174、與175)，從連接體表面延伸至個別的連接元件。連接體表面之頂上的圖案化導電線可連接至各別的介層連接體。介層連接體172、173、174、175電性連接連接元件102B、103B、104B、及105B至圖案化的導電線中的不同位元線，例如金屬層ML3，用以連接至解碼電路以在陣列選擇面。連接元件102B、103B、104B、及105B的堆疊可同時圖案化，其中定義出數個堆疊。

導電條紋的堆疊耦接至連接元件112A、113A、114A、及115A的堆疊，或連接元件102B、103B、104B、及105B 的堆疊，而非同時兩者。導電條紋112、113、114、及115的堆疊一個末端結束在連接元件112A、113A、114A、及115A的堆疊，穿過SSL閘極結構119、接地選擇線(GSL)126、字元線125-1 WL至125-N WL、接地選擇線(GSL)127，且另一末端結束在源極線128。導電條紋112、113、114、及115的堆疊並未到達連接元件102B、103B、104B、及105B的堆疊。

導電條紋的堆疊102、103、104、與105一個末端結束在連接元件102B、103B、104B、及105B的堆疊，穿過SSL閘極結構109、接地選擇線(GSL)127、字元線125-N WL至125-1 WL、接地選擇線(GSL)126，且另一末端結束在源極線(在圖中的其他部分)。導電條紋102、103、104、與105的堆疊並未到達連接元件112A、113A、114A、及115A的堆疊。

記憶層配置在導電條紋堆疊中導電條紋112至115與102至105的表面與導電材料的結構之間的交叉點處的界面區，導電材料的結構例如字元線125-1 WL至125-N WL。特別是，記憶層形成在堆疊中導電條紋的側表面上。記憶體元件設置在堆疊之側表面與字元線之間的交叉點處的界面區中。接地選擇線(GSL)126與127共形於堆疊，類似字元線。

每個導電條紋的堆疊的一個末端結束在連接元件，且另一末端結束在源極線。舉例來說，導電條紋112、113、114、及115的堆疊的一個末端結束在連接元件112A、113A、114A、及115A，且另一末端結束在源極線128。在鄰近圖的末端處，其 他每個導電條紋的堆疊結束在連接元件102B、103B、104B、及105B，且其他每個導電條紋的堆疊結束在分開的源極線。在遠離圖的末端處，每個其他導電條紋的堆疊結束在連接元件112A、113A、114A、及115A，且其他每個導電條紋的堆疊結束在分開的源極線。

位元線與串列選擇閘極結構形成在金屬層ML1、ML2、與ML3。位元線耦接至面解碼器(未顯示)。串列選擇閘極結構耦接至串列選擇線解碼器(未顯示)。

接地選擇線(GSL)126與127可在定義字元線125-1 WL至125-N WL的相同步驟中圖案化。接地選擇裝置形成在堆疊的表面與接地選擇線GSL 126與127之間的交叉點處。SSL閘極結構119與109可在定義字元線125-1 WL至125-N WL的相同步驟中圖案化。串列選擇裝置形成在堆疊的表面與串列選擇(SSL)閘極結構119與109之間的交叉點處。這些裝置耦接至解碼電路用以在陣列中選擇特定堆疊中的串列。

為了提高記憶胞的數量，第1圖的記憶體陣列的額外例可沿Y方向重複配置。為了連接第1圖的記憶體陣列的額外例，形成在金屬層ML3處的位元線沿Y方向延伸。這些形成在金屬層ML3處沿伸的位元線連接至第1圖的記憶體陣列的額外例中記憶胞的不同面。未了達成延伸位元線與記憶胞之不同面之間的連接，連接元件112A、113A、114A、及115A的額外例與連接元件102B、103B、104B、及105B的額外例係沿著記憶體陣列的 額外例重複配置。這些連接元件112A、113A、114A、及115A與連接元件102B、103B、104B、及105B的數個例子耗費緻密的記憶體陣列區域的面積。結果，降低了陣列效率。因此期望能藉由減少連接元件在緻密的記憶體陣列區域中所佔據的面積，來提高陣列效率。

其他點則是傳送解碼的位址訊號至三維陣列中特定記憶胞或記憶胞組的複雜性。第1圖中SSL閘極結構109與119從數個導電條紋堆疊中選擇特定的堆疊。連接元件112A、113A、114A、及115A與連接元件102B、103B、104B、及105B從數個導電條紋堆疊中選擇特定的面。字元線125-1至125-N沿導電條紋堆疊選擇特定位置。因此期望能簡化傳送解碼的位址訊號至三維振列中特定的記憶胞或記憶胞組的記憶體構造。

本技術的其中一個概念為記憶體裝置，包括)三維垂直閘極NAND陣列、數個階層選擇閘線(有時稱作SSL閘線)在NAND陣列的個別階層中、及區塊選擇閘線(有時稱作GSL閘線)。

NAND陣列包括數個階層，該些階層各包括數個NAND串列，該些NAND串列於一個末端上具有一第一開關，並於一相反末端上具與一第二開關，該第一開關連接該串列至一共用的源極結構，該第二開關連接該串列至一對應的位元線。開關可為電晶體。

數個階層選擇閘線於該NAND陣列的數個分別階層 中，其中該些階層選擇閘線中的該些階層選擇閘線連接至該NAND陣列的該些分別階層中該些NAND串列的該些第二開關。區塊選擇閘線，連接至該些階層中該些NAND串列的該些第一開關

一實施例中，該三維垂直閘NAND陣列包括數個半導體材料條紋的第一堆疊，該些階層選擇閘線包括數個閘材料條紋的第二堆疊，該些第一堆疊係交錯且共平面該些第二堆疊。

一實施例中，該三維垂直閘NAND陣列具有數個記憶胞，位於數個堆疊中之半導體條紋與數個字元線的數個交叉點中。

本技術的其中一個概念為記憶體裝置，其包括一NAND串列，位於一半導體材料條紋中；數個第一字元線配置在該NAND串列上，及一對閘材料條紋。該些第一字元線沿一第一方向延伸。對閘材料條紋與該NAND串列共平面，並沿一第二方向在該NAND串列的兩側延伸。該第二方向垂直於該第一方向。該對閘材料條紋配置為用以該半導體材料條紋部分的一閘極。

一實施例更包括控制電路，其提供一偏壓安排至該對閘材料條紋以作用為用以該半導體材料條紋的該部分的該閘極。

本技術的其中一個概念為記憶體裝置，其包括數個半導體材料條紋的第一堆疊，數個第一字元線；數個閘材料條紋的第二堆疊，其交錯並共平面於該些第一堆疊，及控制電路。該 些第二堆疊配置為用以該些第一堆疊的數個閘極。

一實施例更包括控制電路，其提供數個偏壓安排至該些第二堆疊，以控制該些第二堆疊用作該些第一堆疊的數個閘極。

該些字元線正交在該些第一堆疊上，且具有共形於該些第一堆疊的數個表面，使得一記憶體元件的三維陣列建立在該些第一堆疊的數個表面與該些字元線之間的數個交叉點處。

一實施例中，該些半導體材料條紋的第一堆疊包括：一第一長度，其中該些字元線係沿著該第一長度正交於其上；以及鄰近該第一長度的一第二長度。該第二長度上沒有配置正交該第二長度的字元線。該些第二堆疊沿著至少部分該第二長度，而未沿著該第一長度，交錯於該些第一堆疊。

一實施例更包括數個閘材料條紋的一橫向堆疊於基底上。該橫向堆疊垂直於該些第二堆疊。該些第二堆疊延伸自該些閘材料條紋的該橫向堆疊。

一實施例中，藉由絕緣材料互相分開的數個閘材料條紋的面(plane)係包括在其中：(i)該些閘材料條紋的第二堆疊，以及(ii)該閘材料條紋的橫向堆疊中。位於不同個該些第二堆疊中，且位於該些面中一相同面的數個閘材料條紋係藉由該相同面處的該橫向堆疊的一閘材料條紋彼此電性連接。

一實施例中，該閘材料條紋的橫向堆疊具有一較外部分與一較內部分，該較外部分鄰近該些第二堆疊，該較內部 分藉由該較外部分分開自該些第二堆疊。該較外部分包括由絕緣材料分開的數個閘材料條紋的面，且該較內部分被該絕緣材料所填充。

一實施例更包括數個半導體材料條紋的第三堆疊、數個第二字元線、與數個閘材料條紋的第四堆疊，該些第四堆疊與該些第三堆疊交錯。該些第四堆疊係配置為該些第四堆疊的數個閘極。

該橫向堆疊具有相對的一第一側與一第二側。該橫向堆疊的該第一側面向該些第一堆疊、該些第二堆疊、該些第一字元線。該些第二堆疊延伸自該閘材料條紋的橫向堆疊的該第一側。

該橫向堆疊的該第二側面向該些第三堆疊、該些第四堆疊、該些第二字元線。該些第四堆疊延伸自該閘材料條紋的橫向堆疊的該第二側。

該些第二字元線正交在該些第三堆疊上，並具有共形於該些第三堆疊的數個表面，藉此使另一記憶體元件的三維陣列建立於該些第三堆疊的數個表面與該些第二字元線的交叉點處。

一實施例中，該些第二堆疊位在沿著該橫向堆疊之一長度的數個第一位置處。該些第四堆疊位在沿著該橫向堆疊之該長度的該些第一位置處。

一實施例中，該些第二堆疊位在沿著該橫向堆疊之 一長度的數個第一位置處。該些第四堆疊位在沿著該橫向堆疊之該長度的數個第二位置處。該些第一位置與該些第二位置交錯。

一實施例中，藉由絕緣材料互相分開的數個閘材料條紋的面係包括在：(i)該些閘材料條紋的第二堆疊，以及(ii)該閘材料條紋的橫向堆疊中。控制電路提供該些偏壓安排中的一第一個至該些第二堆疊中的一特定面，與該些偏壓安排中的一第二個至該些第二堆疊中的另一面，以在該些第一堆疊中該些面中選擇該特定面的數個記憶胞。

一實施例中，該些第二堆疊交錯該些第一堆疊，使得該些第二堆疊其中一個係位於該些第一堆疊中鄰近的兩個之間。

一實施例中，該些第一堆疊中的鄰近堆疊具有相反的堆疊方位，包括一位元線接觸至源極線接觸(bit line contact-to-source line contact)的第一堆疊方位，及一源極線接觸至位元線接觸(source line contact-to-bit line contact)的第二堆疊方位。

一實施例中，該些第二堆疊交錯該些第一堆疊，使得該些第二堆疊其中一個位於該些第一堆疊中具有相同堆疊方位的鄰近兩個之間，並位於該第一堆疊方位與該第二堆疊方位之外。

一實施例中，該些第一堆疊中鄰近的堆疊具有一相同的堆疊方位，包括一位元線接觸至源極線接觸的第一堆疊方 位，與一源極線接觸至位元線接觸的第二堆疊方位其中一個。

一實施例中，該些半導體材料條紋的第一堆疊彼此平行，該些閘材料條紋的第二堆疊彼此平行。

一實施例中，該些半導體材料條紋的第一堆疊具有耦接至一源極線電壓的數個第一末端，以及耦接至一位元線電壓的數個第二末端。

技術的另一概念為操作三維記憶體的方法，包括： 藉由提供數個偏壓安排至數個閘材料條紋的第二堆疊，以在三維記憶體陣列的數個面中的一特定面選擇數個記憶胞。該些面建立在數個第一字元線與數個半導體材料條紋的第一堆疊之間的交叉點處。該些第一字元線正交在該半導體材料條紋的第一堆疊上，並具有表面共形於該些半導體材料條紋的第一堆疊條。該些閘材料條紋的第二堆疊於基底上交錯且共平面於該些第一堆疊。

以下揭露多種實施例。

技術的又另一概念為製造方法，其包括：形成數個半導體材料條紋的第一堆疊；形成數個第一字元線，其正交在該些第一堆疊上，並具有表面共形於該些第一堆疊，使得數個三維陣列記憶體元件建立在該些第一堆疊的表面與該些字元線之間的交叉點處；以及形成數個閘材料條紋的第二堆疊，其與該些第一堆疊交錯，並與該些第一堆疊共平面，該些第二堆疊配置為該些第 一堆疊的數個閘極。

本發明的其他概念與優點可參見以下的圖示、詳細說明、與申請專利範圍。

ML1、ML2、ML3‧‧‧金屬層

172、173、174、175‧‧‧介層連接體

102、103、104、105、102B、103B、104B、105B‧‧‧連接元件

109‧‧‧閘極結構

112、113、114、115、112A、113A、114A、115A‧‧‧連接元件

119‧‧‧閘極結構

125-1、125-N‧‧‧字元線

126‧‧‧接地選擇線

127‧‧‧接地選擇線

128‧‧‧源極線

202、402‧‧‧位元線接觸

203、403‧‧‧位元線接觸

P#204、P#404‧‧‧第二長度

P#205、P#405‧‧‧長度

P#505‧‧‧電晶體

206、406‧‧‧字元線

207、407、507‧‧‧字元線

208、408‧‧‧接地選擇線

209、409、509‧‧‧接地選擇線

210、410‧‧‧共用的源極線接觸

211、411、511‧‧‧共用的源極線接觸

212、412‧‧‧半導體材料條紋堆疊

213、413、513‧‧‧半導體材料條紋堆疊

214、414‧‧‧閘材料條紋堆疊

215、415‧‧‧閘材料條紋堆疊

220、420‧‧‧橫向閘材料條紋堆疊

225、425‧‧‧梯狀結構

228‧‧‧側壁

428‧‧‧側壁

303‧‧‧位元線

P#305‧‧‧電晶體

307‧‧‧字元線

309‧‧‧接地選擇線

311‧‧‧接地選擇線

710、712、714‧‧‧絕緣層

711、713‧‧‧導電層

750‧‧‧導電條紋的堆疊

958‧‧‧面解碼器

959‧‧‧串列選擇線

960‧‧‧記憶體陣列

961‧‧‧列解碼器

962‧‧‧字元線

963‧‧‧行解碼器

964‧‧‧位元線

965‧‧‧匯流排

966‧‧‧方塊

967‧‧‧資料匯流排

968‧‧‧方塊

969‧‧‧控制器

971‧‧‧資料輸入線

972‧‧‧資料輸出線

974‧‧‧其他電路

975‧‧‧積體電路

1115‧‧‧記憶體材料層

1116‧‧‧字元線

1117‧‧‧字元線

1197‧‧‧穿隧介電層

1198‧‧‧電荷儲存層

1199‧‧‧阻擋介電層

1120‧‧‧溝槽

1230‧‧‧開口

2130‧‧‧開口

第1圖為三維記憶體結構的立體圖。

第2圖為具有半導體材料條紋堆疊之三維記憶體結構的上視圖，半導體材料條紋堆疊具有記憶體元件，其與閘材料條紋堆疊交錯，其中具有記憶體元件的半導體材料條紋堆疊共用位元線至源極線的方位。

第3圖為第2圖中三維記憶體結構之半導體材料條紋堆疊其中一個的電路示意圖。

第4圖為具有半導體材料條紋堆疊的三維記憶體結構的上視圖，半導體材料條紋堆疊具有記憶體元件，並與閘材料條紋堆疊交錯，其中具有記憶體元件的半導體材料條紋堆疊具有位元線至源極線的方位與源極線至位元線的方位。

第5圖為第4圖中三維記憶體結構的半導體材料條紋堆疊其中一個的電路表示圖。

第6至14圖為第2圖中三維記憶體結構於一實施例中的製造流程。

第15至23圖為第4圖中三維記憶體結構於一實施例中的製造流程。

第24圖為一實施例中第4圖之三維記憶體結構的尺寸組。

第25圖為積體電路的示意圖，其包括三維記憶體陣列，具有交錯的條紋堆疊，及列、行與面解碼電路。

以下參照圖示詳述實施例。

第2圖為三維記憶體結構的上視圖，其具有半導體材料條紋堆疊，半導體材料條紋堆疊具有記憶體元件，交錯閘材料條紋堆疊，其中具有記憶體元件的半導體材料條紋堆疊共用位元線至源極線(bit line-to-source line)的共用方位。

第2圖包括一頂陣列與一底陣列。以下說明頂陣列。半導體材料條紋堆疊212包括16個半導體材料條紋的堆疊。在各個堆疊中，半導體材料條紋與介電條紋交錯。半導體材料條紋堆疊212相互平行。

數個字元線206包括8個字元線，正交在半導體材料條紋堆疊212上方，並具有與半導體材料條紋堆疊212共形的表面。字元線206相互平行並往相同的方向延伸。其他實施例可包括其他數目的字元線。記憶體元件的三維陣列建立在半導體材料條紋堆疊212與字元線206之表面之間的交叉點。選擇沿著半導體材料條紋堆疊212的一特定位置處的記憶體元件的方法為，提供一設定電壓至字元線206，其將一個字元線區別其他字元線。字元線因為它們在半導體材料條紋堆疊212側的上下延伸的垂直方位，故可稱作垂直閘。

接地選擇線208也正交在半導體材料條紋堆疊212 上，並具有與半導體材料條紋堆疊212共形的表面。

半導體材料條紋堆疊212具有相反的第一與第二末端。第一末端具有共用源極線接觸210，用以不同堆疊中所有的半導體材料條紋。第二末端具有位元線接觸202，用以不同堆疊中所有的半導體材料條紋。選擇半導體材料條紋堆疊212之一特定堆疊上的數個記憶體元件的方法為，提供一設定電壓至位元線接觸202，其將半導體材料條紋堆疊212的一個堆疊區別於其他半導體材料條紋堆疊212。

半導體材料條紋堆疊212具有一第一長度，其中字元線206沿著第一長度正交於上方。半導體材料條紋堆疊的此第一長度具有一第一寬度。半導體材料條紋堆疊212具有一第二長度，鄰近於第一長度。沒有字元線配置在半導體材料條紋堆疊212的第二長度上。半導體材料條紋堆疊212的第二長度結尾於位元線接觸202。第二長度具有一第二寬度，第二寬度窄於第一長度的第一寬度。半導體材料條紋堆疊212各自的第二長度係以圓虛線表示。所有半導體材料條紋堆疊的第二長度係以P# 204標記全體，並以矩形虛線表示全體。標號P#表示出多數的面，並可參照第3圖說明。

閘材料條紋堆疊214與半導體材料條紋堆疊212彼此交錯。閘材料條紋堆疊214交互平行，並沿著垂直於字元線延伸方向的方向延伸。一些實施例中，閘材料條紋堆疊214具有與半導體材料條紋堆疊212相同的材料，如此可簡化製程。或者， 閘材料可為導體，例如高摻雜的半導體如多晶矽，或金屬。閘材料條紋堆疊214垂直於橫向閘材料條紋堆疊220，並延伸自橫向閘材料條紋堆疊220。閘材料條紋堆疊214沿著半導體材料條紋堆疊212的長度部分交錯，阻止字元線206的短接。閘材料條紋堆疊214與半導體材料條紋堆疊212共平面，如此閘材料條紋堆疊214中的堆疊與半導體材料條紋堆疊212中的堆疊實質上具有相同的垂直位置。一些實施例中，閘材料條紋堆疊214與橫向閘材料條紋堆疊220係以與介電條紋交錯的半導體材料條紋形成，如同半導體材料條紋堆疊212。此實施例中，相同面上的閘材料條紋堆疊214係藉由相同面中的橫向閘材料堆疊220的閘材料條紋電性互連接。

無論沿著在一特定面的半導體材料條紋堆疊212的第二長度P# 204係導電或非導電的，其係藉由相同面上的閘材料條紋堆疊214受到控制。閘材料條紋堆疊214產生一場效應，其控制半導體材料條紋堆疊212中第二長度P# 204中的導電性。場效應可包括累積(accumulation)、空乏(depletion)、或反轉。因此，根據閘極材料條紋堆疊214產生用以開啟及關閉沿著半導體材料條紋堆疊212的第二長度P# 204的場效應，沿著半導體材料條紋堆疊212的第二長度P# 204可根據加強(enhancement)或空乏模式摻雜為n型或p型。假設半導體材料條紋堆疊212一面上的第二長度P# 204係摻雜為加強模式，當相同面上的閘材料條紋堆疊214提供的偏壓大於或等於摻雜為n型的第二長度P# 204的臨 界電壓，或小於或等於摻雜為p型的第二長度P# 204的臨界電壓時，第二長度P# 204會傳導。假設半導體材料條紋堆疊212之一面上的第二長度P# 204係摻雜為加強模式，當相同面上的閘材料條紋堆疊214提供的偏壓係大於或等於摻雜為n型的第二長度P# 204的臨界電壓，或小於或等於摻雜為p型的第二長度P# 204的臨界電壓時，第二長度P# 204會傳導。假設半導體材料條紋堆疊212之一面上的第二長度P# 204係摻雜為空乏模式，當相同面上的閘材料條紋堆疊214提供的偏壓為零伏時，第二長度P# 204會傳導；當相同面上的閘材料條紋堆疊214提供的偏壓小於摻雜為n型的第二長度P# 204的臨界電壓，或大於摻雜為p型的第二長度的臨界電壓時，第二長度P# 204停止傳導。

對於半導體材料條紋堆疊212中任何單一個堆疊中的任何單一個半導體材料條紋，閘材料條紋堆疊214中的一對閘材料條紋係共平面單一個半導體材料條紋的兩側，並沿著單一個半導體材料條紋的兩側平行延伸。該對閘材料條紋係配置為半導體材料條紋部分的閘極。

閘材料條紋堆疊214的各個不需要沿著整個鄰近的第二長度P#204交錯，第二長度P#204沿著半導體材料條紋堆疊212。即使閘材料條紋堆疊214係沿著整個鄰近的第二長度P#204部分地延伸，而不是完全地延伸，因為電場邊緣(fringe)且分佈(spread)，各閘材料條紋堆疊214仍可控制沿半導體材料條紋堆疊212的鄰近第二長度P#204。

選擇半導體材料條紋堆疊212一特定面上的記憶體元件的方法係提供一設定電壓至閘材料條紋堆疊214。結果，閘材料條紋堆疊214控制沿半導體材料條紋堆疊212的第二長度P#204中的導電性，其使得半導體材料條紋堆疊212的一個面區分於半導體材料條紋堆疊212的其他面。半導體材料條紋堆疊212的一面的選擇可由於閘材料條紋堆疊214提供一場效應至被選擇面上的鄰近第二長度P#204，且所述場效應沒有發生在其他面上的鄰近第二長度P#204，反之亦然。

梯狀結構225傳送串列選擇訊號，其中串列選擇訊號選擇半導體材料條紋堆疊212的一特定面。一實施例中，梯狀結構可類似第1圖的連接元件112A、113A、114A與115A，及連接元件102B、103B、104B與105B。其他實施例可改變連接元件的順序、形狀與配置。

串列選擇訊號傳送至閘材料條紋堆疊214的不同面。如前所述，閘材料條紋堆疊214的不同面控制沿半導體材料條紋堆疊212的第二長度P#204的導電性，其將半導體材料條紋堆疊212一個面上的記憶體元件區分半導體材料條紋堆疊212其他面上的記憶體元件。

組合起來，字元線訊號、位元線訊號與串列選擇線訊號係足以識別三維記憶體陣列中各別的記憶胞。

除了剛說明的頂陣列，第2圖也顯示以下將說明的底陣列。底陣列包括數個半導體材料條紋堆疊213，其包括16個 與介電條紋交錯的半導體材料條紋堆疊。字元線207包括8個字元線，其正交於半導體材料條紋堆疊213上，並具有與半導體材料條紋堆疊213共形的表面。三維陣列的記憶體元件建立在半導體材料條紋堆疊213的表面與字元線207的表面之間的交叉點。接地選擇線209也配置正交於半導體材料條紋堆疊213上，並具有共形於半導體材料條紋堆疊213的表面。

半導體材料條紋堆疊213具有相反的第一與第二末端。第一末端具有共用的源極線接觸211，用於個別堆疊中所有的半導體材料條紋。第二末端具有位元線接觸203，用於個別堆疊中所有的半導體材料條紋。

閘材料條紋堆疊215與半導體材料條紋堆疊213交錯。閘材料條紋堆疊215垂直於橫向閘材料條紋堆疊220，並從橫向閘材料條紋堆疊220延伸。

底陣列也可類似頂陣列的配置、操作、與變化。

第3圖為第2圖的三維記憶體結構其中一個半導體材料條紋堆疊的電路表示圖。

所有的半導體材料條紋堆疊212與213包括被絕緣材料分開的半導體材料條紋的數個面。為求簡潔，係顯示出單一個半導體材料條紋的堆疊。

在單一個堆疊中，半導體材料條紋的8個面被絕緣材料分開。其他實施例包括不同數目的面或半導體材料條紋。在堆疊中的各個面中，一NAND串列包括串連的電晶體CSL 311、 GSL 309、字元線(WL)307(其包括WL0、WL1至WL N-1)、P# 305、與位元線(BL)303。其他實施例可使用不同於電晶體的開關。第3圖中的電晶體P1至P8整體標號為P# 305，其為特定面或半導體材料條紋上的選擇記憶體元件。如參照第2圖所述的內容，提供至電壓組將特定半導體材料條紋的堆疊的記憶體元件區別於其他半導體材料條紋的堆疊，且提供至WL 307的電壓組將由特定字元線存取的記憶體元件區別由其他字元線存取的記憶胞。

如參照第2圖所述的內容，相同面上的閘材料條紋堆疊214藉由相同面中橫向閘極材料堆疊220的閘材料條紋彼此電性連接。第3圖電晶體P1至P8其中單一個選擇所有半導體材料條紋堆疊212中的電晶體的特定面。第3圖電晶體P1至P8中單一個的閘極對應至相同面上的所有閘材料條紋堆疊214。第3圖電晶體P1至P8中單一個的主體對應至半導體材料條紋堆疊212中相同面上的所有第二長度P# 204。

其他半導體條紋堆疊具有第3圖繪示的相同電路。所有的閘材料條紋堆疊214使用相同的CSL 311、GSL 309、WL 307與P#305。然而，由於提供至不同BL 303的電壓組將閘材料條紋堆疊214之特定堆疊中的記憶胞區別閘材料條紋堆疊214的其他堆疊，BL 303係相異於不同的閘材料條紋堆疊214。

第4圖為具有半導體材料條紋堆疊的三維記憶體結構的上視圖。半導體材料條紋堆疊具有記憶體元件，其與閘材料條紋交錯堆疊，其中具有記憶體元件的半導體材料條紋堆疊具有 位元線至源極線(bit line-to-source line)與源極線至位元線(source line-to-bit line)的交錯方位。

第4圖的配置、操作與變化大致上與第2圖相似，除了以下說明的上半頂陣列與下半底陣列，其其他的差異處。第2圖包括頂陣列完整的位元線至源極線半導體材料條紋堆疊，以及底陣列完整的位元線至源極線半導體材料條紋堆疊。第4圖包括上半頂陣列與下半底陣列。完整的位元線至源極線半導體材料條紋堆疊係由合併數個第4圖的例子形成，例如第4圖第一例中的上半頂陣列合併第4圖第二例中的下半底陣列。

半導體材料條紋堆疊412包括8個半導體材料條紋堆疊，其包括其他可能的半導體材料條紋的堆疊。第2圖中，鄰近堆疊中的記憶體串列共用相同的位元線末端至源極線末端的方位。第4圖中，鄰近堆疊中的記憶胞串列交替在位元線末端至源極線末端的方位與源極線末端至位元線末端的方位之間。半導體材料條紋堆疊412包括具有位元線末端的堆疊，位元線末端與閘材料條紋堆疊414交替排列。半導體材料條紋堆疊412並不包括具有源極線末端的堆疊，其中源極線末端並未與閘材料條紋堆疊414呈交替排列。

半導體材料條紋堆疊412具有相反的第一與第二末端。第一末端具有位元線接觸402，用以個別堆疊中所有的半導體材料條紋。第二末端具有共用的源極線接觸，用以各別堆疊中所有的半導體材料條紋。

第4圖的記憶體構造例子係以瓦管形式(tile fashion)合併，以形成完整的半導體材料條紋堆疊，其具有位元線末端與共用的源極線末端。第4圖的第一例中，在上半頂陣列中，半導體材料條紋堆疊412包括堆疊，堆疊具有位元線接觸402，但不具有共用的源極線接觸。第4圖的第二例係以瓦管形式配置在鄰近鄰近第4圖之第一例的頂邊。第4圖的第二例中，下半底陣列包括半導體材料條紋堆疊，其包括共用的源極線接觸411，但不包括位元線接觸。包括第4圖第一例之上半頂陣列中的位元線接觸402的半導體材料條紋堆疊412複製係結束在第4圖第一例的頂邊，然後再繼續進入第4圖第二例的底邊，以連接半導體材料條紋堆疊，其中半導體材料條紋堆疊包括第4圖第二例之下半底陣列中的共用的源極線接觸411。因此，具有位元線末端與共用的源極線末端的完整的半導體材料條紋堆疊係以合併數個第4圖的例子形成。

類似地，第4圖之上半頂陣列中其他的半導體材料條紋堆疊包括堆疊，堆疊具有共用的源極線接觸410，而不具有位元線接觸。如上所述，第4圖第二例係複製並以瓦管形式配置在鄰近第4圖的頂邊。第4圖的第二例中，下半底陣列包括半導體材料條紋堆疊，半導體材料條紋堆疊包括位元線接觸403，但不包括共用的源極線接觸。包括第4圖第一例之上半頂陣列中的共用的源極線接觸410的半導體材料條紋堆疊結束在第4圖第一例的頂邊，然後繼續進入第4圖第二例的底邊，以連接半導體材 料條紋堆疊，其中半導體材料條紋堆疊包括第4圖第二例之下半底陣列中的位元線接觸403。再一次地，位元線末端與共用的源極線末端的完整的半導體材料條紋堆疊係以合併數個第4圖的例子形成。

字元線406包括4的字元線正交於上半頂陣列中的半導體材料條紋堆疊，且具有與上半頂陣列中的半導體材料條紋堆疊共形的表面。記憶體元件的三維陣列係建立在上半頂陣列中半導體材料條紋堆疊的表面與字元線406之間的交叉點。

字元線407包括4個字元線正交於下半底陣列中的半導體材料條紋堆疊，且具有與下半底陣列中的半導體材料條紋堆疊共形的表面。記憶體元件的三維陣列係建立在下半底陣列中半導體材料條紋堆疊的表面與字元線407之間的交叉點。

藉由如上所述合併數個第4圖例子的方法，字元線406與字元線407整體形成字元線組以存取完全的記憶體陣列。

GSL/SSL 408正交於上半頂陣列中半導體材料條紋堆疊上，並具有表面共形於上半頂陣列中半導體材料條紋堆疊。GSL/SSL 409正交於下半底陣列中的半導體材料條紋堆疊上，並具有表面共形於下半底陣列中的半導體材料條紋堆疊。在GSL/SSL 408或GSL/SSL 409近似特定條紋堆疊的共用的源極線接觸的例子中，GSL/SSL 408或GSL/SSL 409作用為接地選擇線。在GSL/SSL 408或GSL/SSL 409近似特定條紋堆疊的位元線接觸的例子中，GSL/SSL 408或GSL/SSL 409作用為串列選擇線。

半導體材料條紋堆疊412具有沿字元線206的第一長度，字元線206正交地配置在半導體材料條紋堆疊412上。如上所述，因為數個第4圖的例子合併以形成完整的半導體條紋堆疊，其具有位元線末端、源極線末端、與中間的字元線。半導體材料條紋堆疊412的第一長度具有第一寬度。半導體材料條紋堆疊412具有鄰近第一長度的第二長度。沒有字元線(沒有GSL/SSL線)配置在半導體材料條紋堆疊412的第二長度上。半導體材料條紋堆疊的第二長度終止在位元線接觸402。第二長度具有第二寬度，窄於第一長度的第一寬度。半導體材料條紋堆疊412各個的第二長度係以橢圓虛線標示。所有半導體材料條紋堆疊的第二長度以標號P#404及矩形虛線全體性地標示。P#標號表示多數個面，並參照第5圖說明。

閘材料條紋堆疊414與半導體材料條紋堆疊412彼此交錯配置。閘材料條紋堆疊414垂直於橫向閘材料條紋堆疊420，並自橫向閘材料條紋堆疊420。閘材料條紋堆疊414沿著半導體材料條紋堆疊412的長度部分交錯，阻止字元線406(與GSL/SSL 408)之間的短接。如上所述，第4圖的操作大致上類似第2圖，包括控制沿半導體材料條紋堆疊412的第二長度P#404在特定面的導電與否，相同面上的閘材料條紋堆疊414。

第4圖中，鄰近堆疊中的記憶胞串列交錯排列在位元線末端至源極線末端的方位與源極線末端至位元線末端的方位之間。具有上述方位其中之一的堆疊係包括在半導體材料條紋 堆疊412中，且具有其他方位的堆疊並不包括在半導體材料條紋堆疊412中。不同的說明在於，閘材料條紋堆疊414能控制與閘材料條紋堆疊414交錯之其他堆疊的導電性。

梯狀結構425傳送選擇半導體材料條紋堆疊412之特定面的串列選擇訊號。

除了剛說明合併多個第4圖例子的內容中所述的上半頂陣列，第4圖也顯示以下說明的底陣列。底陣列包括半導體材料條紋堆疊413，其包括8個與介電條紋交錯的半導體材料條紋堆疊。字元線407包括8個字元線正交地配置在半導體材料條紋堆疊413上，並具有表面共形於半導體材料條紋堆疊413。記憶體元件的三維陣列建立在半導體材料條紋堆疊413與字元線407之表面之間的交叉點。

閘材料條紋堆疊415交錯半導體材料條紋堆疊413。閘材料條紋堆疊415垂直於橫向閘材料條紋堆疊420，並延伸自橫向閘材料條紋堆疊420。

下半底陣列的配置、操作、與變化可類似上半頂陣列。

第5圖為第4圖中三維記憶體結構的半導體材料條紋其中一個堆疊的電路示意圖。

第5圖的配置、操作、與變化係大致類似於第3圖，其中差異說明如下。

所有半導體材料條紋堆疊412與413包括藉由絕緣 材料分開的半導體材料條紋的數個面。為求簡潔，第5圖顯示單一個半導體材料條紋的堆疊。完整的半導體材料條紋的堆疊係藉由合併數個第4圖的例子而形成，如此使得半導體材料條紋的堆疊包括一位元線末端與一共用的源極線末端。

在單一個堆疊中，半導體材料條紋的8個面係藉由絕緣材料分開。在堆疊的各個面中，NAND串列包括串連的電晶體CSL 511、GSL 509、WL 507(包括WL0、WL1至WL N-1)、P#505與BL 503。電晶體P1至P8整體標號為P#505，選擇特定面或半導體材料條紋上的記憶體元件。

如參照第4圖所述的內容，相同面上的閘材料條紋堆疊414藉由相同面中橫向閘極材料堆疊420的材料條紋彼此電性連接。第5圖電晶體P1至P8中的單一個選擇所有半導體材料條紋堆疊412中電晶體的特定面。第5圖電晶體P1至P8其中單一個的閘極對應相同面上所有的閘材料條紋堆疊414。第5圖電晶體P1至P8其中單一個的主體對應至半導體材料條紋堆疊412中相同面上的所有第二長度P#404。

如上參照第4圖所述的，鄰近堆疊中的記憶胞串列交錯在位元線末端至源極線末端的方位與源極線末端至位元線末端的方位之間。半導體材料條紋(其包括被5圖中電晶體P1至P8其中相同一個所控制的第二長度)係全部共用相同的方位，位元線末端至源極線末端的方位與源極線末端至位元線末端的方位其中任一。

對於具有相反方位的記憶胞串列，第5圖其他例子中的額外一組電晶體P1至P8提供將特定面上的記憶體元件區別於其他面上之其他記憶體元件的控制。如參照第4圖所述的內容，完整的位元線至源極線半導體材料條紋堆疊係合併數個第4圖的例子形成。如第5圖之額外的例子中額外組的電晶體P1至P8係在第4圖額外的例子中。

第6至14圖為一實施例中第2圖三維記憶體結構的製造流程。

第6圖為半導體材料層的堆疊的上視圖。半導體層與介電層彼此交錯。

導電插塞與其他介層連接體形成穿過半導體材料層的堆疊。導電插塞接著變成部分位元線接觸202、位元線接觸203、共用的源極線接觸210、與共用的源極線接觸211。

第6圖包括具有箭頭示線A-A的虛線矩形，其標示第7圖三維立體圖中的平面部分。

第7圖為第6圖部分的三維立體圖，其顯示交替沉積絕緣層710、712、714與導電層、711、713所形成的結構，導電層、711、713使用摻雜的半導體形成，例如係毯覆性地沉積在晶片的陣列區域中。雖然顯示出2層導電層，但也可形成8層以造成記憶體元件的8個面，或使用其他數目的導電層。箭頭示線A-A對應至第6圖中的箭頭示線。

半導體材料層可以多種摻雜型態的半導體形成，例 如p型或n型矽；多種摻雜型態例如p型或n型的單晶半導體形成；或多種摻雜型態例如p型或n型的多晶半導體形成。

一代表實施例具有n型半導體條紋的摻雜濃度可約為1018/cm3，可實施的範圍為1017/cm3至1019/cm3。使用n型半導體條紋特別有益於無接面(junction-free)實施例，以提升沿著NAND串列的導電性，且藉此允許較高的讀取電流。

絕緣層710、712、714可擇自由聚甲基半矽氧烷(polymethylsilsesquioxane；P-MSQ)、SiLK、氟摻雜的氧化物、碳摻雜的氧化物、多孔氧化物、及旋轉塗佈有機聚合介電質所構成之群組中的一或更多個物質，其中氟摻雜的氧化物包括氟化矽酸鹽玻璃(fluorinated silicate glass；SiOF)，碳摻雜的氧化物包括碳化矽酸鹽玻璃(carbonated silicate glass；SiOC)、黑鑽石、coral、及aurora。這些材料層可以多種方式形成，包括技術中可使用的低壓化學氣相沉積(LPCVD)製程。

第8圖半導體材料條紋堆疊的上視圖。半導體材料條紋堆疊212與半導體材料條紋堆疊213具有相反的方位。半導體材料條紋堆疊212與半導體材料條紋堆疊213的較外末端為個別的共用源極線插塞。半導體材料條紋堆疊212與半導體材料條紋堆疊213的較內末端阻止個別的位元線插塞之間的短接。

第8圖包括具有箭頭示線B-B的虛線矩形，其標示第9圖之三維立體圖的平面部分，並表示出第9圖立體圖係取自第8圖的部分結構。

第9圖為第8圖部分的三維立體圖，其顯示進行黃光微影圖案化步驟之後的結果，黃光微影圖案化步驟用以定義數個***形狀的導電條紋的堆疊750，其中導電條紋係使用導電層711、713的材料，並藉由絕緣層712、714彼此分開。可以應用碳硬遮罩與反應性離子蝕刻製程的微影製程形成高深寬比的溝槽可在堆疊中，支持許多材料層。箭頭示線B-B對應至第8圖的箭頭示線B-B。

第10圖顯示半導體材料條紋堆疊上之字元線的上視圖。字元線206覆蓋較上陣列中半導體材料條紋堆疊的中間長度。接地選擇線208覆蓋半導體材料條紋堆疊介於字元線206與共用的源極線接觸之間的部分。字元線207覆蓋較下陣列中半導體材料條紋堆疊的中間長度。接地選擇線209覆蓋半導體材料條紋堆疊介於字元線207與共用的源極線接觸之間的部分中。

第10圖包括具有箭頭示線C-C的虛線矩形，其標示出第11圖三維立體圖的平面部分，並表示出第11圖立體圖係取自第10圖的部分結構。

第11圖為第10圖部分的三維立體圖，顯示記憶體材料上的字元線與半導體材料條紋堆疊。

此例中，記憶體材料層1115，例如介電電荷捕捉結構，覆蓋數個半導體條紋堆疊。數個字元線1116、1117正交於數個半導體條紋堆疊。字元線1116、1117的表面共形於半導體條紋堆疊，填入由堆疊定義出的溝槽(例如溝槽1120)，並在堆疊上之 半導體條紋711至714的側表面與字元線1116、1117之間的交叉點處界面區定義出多層陣列。字元線1116、1117可為與半導體材料條紋相同或不同導電型的半導體材料。例如半導體條紋可以p型多晶矽、或p型磊晶單晶矽形成，而字元線1116、1117可以相當重摻雜的p+型多晶矽形成。

然後，矽化物層(例如矽化鎢、矽化鈷、矽化鈦)可形成在字元線1116、1117的頂表面上。

結果，形成了建構在NAND快閃陣列中的三維陣列。源極、汲極、與通道形成在矽半導體條紋711至714，記憶體材料層1115包括穿隧介電層1197，其可以氧化矽(O)形成；電荷儲存層1198，其可以氮化矽(N)形成；阻擋介電層1199，其可以氧化矽形成；以及閘極，其可包括字元線1116、1117的多晶矽(S)。

因此，包括具有電荷儲存結構之場效電晶體的記憶胞形成在交叉點三維陣列中。尺寸上半導體條紋與字元線的寬度使用25奈米等級，***狀堆疊之間的間距為25奈米等級，單一晶片中具有數十層(例如32層)的裝置可達到兆位元容量(1012)。

記憶體材料層1115可包括其他電荷儲存結構。例如可使用能隙工程(bandgap engineered)SONOS(BE-SONOS)電荷儲存結構，其包括介電穿隧層1197，介電穿隧層119包括在零偏壓下形成反向”U”形的價帶的複合的材料。一實施例中，複合的穿隧介電層包括稱作電洞穿隧層的第一層、稱作能帶補償層(band offset layer)的第二層、以及稱作隔離層第三層。此實施例中電洞穿隧層1115包括在半導體條紋側表面上的二氧化矽，形成方法例如原址蒸汽產生(in-situ steam generation；ISSG)法，可藉由後沉積NO退火或藉由沉積過程額外的通入環境的NO進行任意選擇的氮化步驟。第一層二氧化矽的厚度小於20埃，較佳為15埃或更小。代表實施例厚度可為10埃或12埃。

此實施例中能帶補償層包括在電洞穿隧層上的氮化矽，例如以使用二氯矽烷(dichlorosilane；DCS)與NH3前驅物、680℃的低壓化學氣相沉積法(low-pressure chemical vapor deposition；LPCVD)形成。在其他製程中，能帶補償層包括氮氧化矽，以具有N2O前驅物類似的方法形成。氮化矽能帶補償層的厚度小於30埃，且較佳25埃或更小。

此實施例中的隔離層包括二氧化矽，在氮化矽能帶補償層上，形成方法例如使用LPCVD高溫氧化物(HTO)沉積法。二氧化矽隔離層的厚度小於35埃，較佳埃或更小。此三層穿隧層造成反向U形的價帶能階。

第一位置的價帶能階為足以引發電洞穿隧過半導體主體與第一位置界面之間的薄區域的電場，其也足以將價帶能階抬起至第一位置後的階層，其有效率地消滅複合的穿隧介電質第一位置後的電洞穿隧阻障。此結構在三層的穿隧介電層中建立反向U形的價帶能階，並使得高速的電場輔助的電洞穿隧成為可能，同時有效率地避免複合的穿隧介電質在沒有電場或為了其他 目的操作引發產生的較小電場而發生的漏電荷問題，上述其他操作例如從單元胞讀取資料或程式化鄰近的單元胞。

在代表的裝置中，記憶體材料層1115包括能隙工程的複合穿隧介電層，其包括厚度小於2nm的二氧化矽層、厚度小於3nm的氮化矽層、及厚度小於4nm的二氧化矽層。一實施例中，複合的穿隧介電層構自超薄氧化矽層O1(例如<=15埃)、超薄氮化矽層N1(例如<=30埃)、及超薄氧化矽層O2(例如<=35埃)，其在與半導體主體的界面補償15埃或更薄處造成提升價帶能階約2.6eV。O2層在第二補償(例如從界面約30埃至45埃)處，藉由較低價帶能階(較高的電洞穿隧阻障)與較高傳導帶能階區域，將N1層分開自電荷捕捉層。足以引發電洞穿隧的電場抬起第二位置後的價帶能階至一階層，其有效率地消滅電洞穿隧阻障，這是因為第二位置位在較遠離界面的位置。因此，O2層並未明顯干擾電場輔助的電洞穿隧，而同時改善低電場過程中工程化穿隧介電質阻止漏電的能力。

此實施例中記憶體材料層1115A中的電荷捕捉層包括厚度大於50埃的氮化矽，厚度例如約70埃，形成方法例如LPCVD。也可使用其他電荷捕捉材料與結構，例如包括氮氧化矽(SixOyNz)、富矽的氮化物、富矽的氧化物、包括埋奈米顆粒的捕捉層等。

此實施例中，記憶體材料層1115中的阻擋介電層包括二氧化矽層，厚度大於50埃，例如為約90埃，可藉由濕式爐 管氧化製程形成氮化物的濕式轉化形成。其他實施例可使用高溫氧化物(HTO)或LPCVD SiO2。其他阻擋介電質可包括high-κ材料例如氧化鋁。

一代表實施例中，電洞穿隧層可為厚度13埃的二氧化矽；能帶補償層可為厚度20埃的氮化矽；隔離層可為厚度25埃的二氧化矽；電荷捕捉層可為厚度70埃的氮化矽；阻擋介電層可為厚度90埃的氧化矽。閘材料可為p+多晶矽(功函數約5.1eV)，用於字元線1116、1117中。

第12圖上視圖另外顯示額外的半導體材料條紋堆疊。

橫向閘材料條紋堆疊220的延伸方向平行字元線。在頂陣列中，閘材料條紋堆疊214延伸方向垂直橫向閘材料條紋堆疊220，通過位元線接觸，但未與字元線短接(short)。形成半導體材料條紋堆疊212的長度P# 204。長度P# 204的寬度窄於剩餘的半導體材料條紋堆疊212。在接著進行的步驟中，介電填充物例如氧化物填充在半導體材料條紋堆疊212與閘材料條紋堆疊214之間的間隙中。

在底陣列中，閘材料條紋堆疊215延伸方向垂直橫向閘材料條紋堆疊220，通過位元線接觸，而未與字元線形成短接。形成半導體材料條紋堆疊的長度P#205。長度P#205的寬度窄於剩餘的半導體材料條紋堆疊213。在接著進行的步驟中，介電填充物例如氧化物形成在半導體材料條紋堆疊213與閘材料條 紋堆疊215之間的間隙中。

高深寬比的溝槽可以利用碳硬遮罩與反應性離子蝕刻的黃光微影製程形成在堆疊中，支撐許多材料。

形成開口1230至頂陣列與底陣列側，與橫向閘材料條紋堆疊220的中間部分。如參照第3圖所述的內容，電晶體P1至P8其中單一個的電晶體閘極係形成自所有閘材料條紋堆疊214、所有閘材料條紋堆疊215、與橫向閘材料條紋堆疊220之相同面中的閘材料。藉由形成開口1230，可以減少任何特定層中閘材料的體積。而減少閘材料的體積能使電晶體P1至P8降低RC延遲並提高開關的速率。

第13圖為上視圖，其更顯示出三維記憶體陣列的製程。形成梯狀結構225，其傳送串列選擇訊號，串列選擇訊號從控制電路選擇半導體材料條紋堆疊212的特定面至閘材料條紋堆疊214、閘材料條紋堆疊215、與橫向閘材料條紋堆疊220的不同面。

形成側壁228在開口1230中。側壁矽化形成物可為矽化鈷(cobalt silicide；CoSix)、矽化鈦(titanium silicide；TiSix)、或其他矽化物化合物，方法例如在字元線組之側壁上進行的自對準矽化製程(self-aligned silicide；SAlicide)。矽化物的形成可在側壁上沉積薄的矽化物前驅物，例如過渡金屬層。然後退火結構，造成矽化物前驅物與導電材料反應而形成低電阻的側壁矽化形成物。移除掉剩餘或過多的過渡金屬。

第14圖為上視圖，更顯示三維記憶體陣列的製程。形成接觸於插塞上，其包括位元線202、位元線203、字元線206、字元線207、接地選擇線208、接地選擇線209、共用源極線接觸210、與共用的源極線接觸211。

第15至23圖繪示根據一實施例中第4圖之三維記憶體結構的製造流程。第15至23圖大致上對應第6至14圖的配置、操作與變化。

第15圖繪示半導體材料層的堆疊的上視圖，且大致上類似第6圖。導電插塞與其他介層連接體形成穿過半導體材料層的堆疊。導電插塞接著變成位元線接觸402、位元線接觸403、共用源極線接觸410、與共用的源極線接觸411的部分。

第15圖包括具有箭頭示線D-D的虛線矩形，其標示出第16圖三維立體圖在第15圖中所在的區域。

第16圖為第15圖中一部分的三維立體圖，且大致上相似於第7圖。箭頭示線D-D對應至第15圖中的箭頭示線D-D。

第17圖為半導體材料條紋堆疊的上視圖，且大致上類似於第8圖。半導體材料條紋堆疊412與半導體材料條紋堆疊413具有相反的方位。半導體材料條紋堆疊412與半導體材料條紋堆疊413延伸穿過個別的共用源極線插塞。另一實施例中，半導體材料條紋堆疊412與半導體材料條紋堆疊413未與共用源極線插塞形成短接。

第17圖包括虛線矩形與箭頭示線E-E，其標示出第 18圖三維立體圖在第17圖中所在位置的平面部分。

第18圖為第17圖中一部分的三維立體圖，其顯示出利用黃光微影圖案化步驟定義出數個導電條紋之***狀堆疊的結果，且大致上相似於第9圖。箭頭示線E-E對應至第17圖中的箭頭示線E-E。

第19圖為半導體材料條紋上具有字元線的上視圖，且大致上相似於第10圖。字元線406覆蓋較上陣列中半導體材料條紋堆疊的中間長度。GSL/SSL 408覆蓋字元線406與共用的源極線接觸之間的半導體材料條紋堆疊部分中。字元線407覆蓋較下陣列中半導體材料條紋堆疊的中間長度。GSL/SSL 409覆蓋字元線407與共用的源極線接觸之間的半導體材料條紋堆疊。

第19圖包括虛線矩形與箭頭示線F-F，其標示出第20圖三維立體圖在第19圖中所在位置的平面部分。

第20圖為第19圖部分的三維立體圖，其顯示記憶體材料與半導體材料條紋堆疊，及其上方的字元線，且大致上相似於第11圖。

第21圖為上視圖，其更顯示出其他的半導體材料條紋堆疊，且大致上相似於第12圖。

橫向閘材料條紋堆疊420的延伸方向平行於字元線。在上半頂陣列中，閘材料條紋堆疊414的延伸方向垂直於橫向閘材料條紋堆疊420，穿過位元線接觸，但未與字元線(及 GSL/SSL線)之間形成短接。形成半導體材料條紋堆疊412的長度P#404。長度P#404的寬度相同於剩餘的半導體材料條紋堆疊412，而在另一實施例中其亦可寬於或窄於剩餘的半導體材料條紋堆疊412。在接著進行的步驟中，介電填充物例如氧化物係形成在半導體材料條紋堆疊412與閘極材料條紋堆疊414之間的間隙中。

在下半底陣列中，閘材料條紋堆疊415延伸方向垂直於橫向閘材料條紋堆疊420，穿過位元線接觸，而未與字元線(及GSL/SSL線)形成短接。形成半導體材料條紋堆疊413的長度P#405。長度P#405的寬度相同於剩餘的半導體材料條紋堆疊413，然另一實施例中，其亦可寬於或窄於剩餘的半導體材料條紋堆疊413。在接著進行的步驟中，介電填充物例如氧化物形成在半導體材料條紋堆疊413與閘極材料條紋堆疊415之間的間隙中。

可使用基於碳硬遮罩與反應性離子蝕刻的黃光微影在堆疊中形成溝槽，支撐許多材料層。

形成開口2130至上半頂陣列與下半底陣列側，與橫向閘材料條紋堆疊420的中間部分中。如參照第5圖所述的內容，電晶體P1至P8其中單一個的電晶體閘極係形成自所有閘材料條紋堆疊414、所有閘材料條紋堆疊415、與橫向閘材料條紋堆疊420相同面中的閘材料。

第22圖為上視圖，其顯示形成三維記憶體陣列的另 一步驟，且大致上相似於第13圖。形成梯狀結構425。形成側壁428於開口1230中。

第23圖為上視圖，其顯示形成三維記憶體陣列的另一步驟，且大致上相似於第14圖。形成接觸在插塞上，其包括位元線402、位元線403、字元線406、字元線407、接地選擇線408、接地選擇線409、共用的源極線接觸410、與共用的源極線接觸411。

第24圖顯示第4圖之三維記憶體結構於一實施例中的尺寸組。基於半導體材料條紋的窄度為56nm至20nm，X軸方向上的臨界尺寸係20nm。基於半導體材料條紋的寬於20nm，與半導體材料條紋至氧化物之間的距離18nm，Y軸方向上的臨界尺寸係38nm。陣列效率係從69.2%提升至74.2%。

面積效率等於：(陣列胞面積)/(陣列胞面積+上部分面積)，其中所述的上部分包括串列選擇線面積、接地選擇線面積、接觸著落面積、與其他未被陣列胞佔據的面積。

第24圖中，以氧化物填充空白區域，包括在Y方向上具有長度130nm之接觸上的蜿蜒空白區域，Y方向上具有長度100nm之接觸下的空白區域與。空白區域係在不同的步驟中被蝕刻掉。

第25圖為根據一實施例之簡化的電路方塊圖。積體電路線975包括三維NAND快閃記憶體陣列960，如以下所述的，位在具有交錯的控制結構的半導體基底上。一短組(short set)的閘 材料堆疊提供場效應以開啟並關閉一部分長組的半導體材料堆疊。列解碼器961耦接至數個字元線962，且沿著記憶體陣列960中的數個列配置。行解碼器耦接至數個位元線964，沿著對應記憶體陣列960中的堆疊的數個行配置，用以讀取與程式化來自陣列960中記憶胞的資料。面解碼器958透過串列選擇線959耦接至記憶體陣列960中數個面。位址在匯流排965供應至行解碼器963、列解碼器961、與面解碼器958。此例中，方塊966中的感測放大器與資料輸入結構透過資料匯流排967耦接至行解碼器963。資料透過資料輸入線971，從積體電路975上的輸入/輸出埠、或積體電路975內部或外部的其他資料來源，至方塊966中的資料輸入結構。在此說明的實施例中，其他電路974係包括在積體電路上，例如一般目的的處理器，或其他特別目的的應用電路，或NAND快閃記憶胞陣列支持的晶片上系統功能的程式單元組合。資料透過資料輸出線972從方塊966中的感測放大器，提供至積體電路975上的輸入/輸出埠，或至積體電路975內部或外部的其他資料目的地。

此例中使用偏壓安排狀態機器的控制器969控制通過方塊968中的電壓供應產生或提供的偏壓安排提供電壓應用，例如讀取、抹除、程式化、抹除驗證、與程式化驗證電壓。控制器傳送訊號至面解碼器958，其傳送一組設定電壓至串列選擇線959，而至短組閘材料堆疊，例如提供場效應以開啟或關閉長組半導體材料堆疊的部分，以作用為長組半導體材料堆疊部分的閘 極。

對於任單一個半導體材料條紋堆疊中的任單一個半導體材料條紋，閘材料條紋堆疊中的一對閘材料條紋係與單一個半導體材料條紋的兩側共平面，並沿著單一個半導體材料條紋的兩側延伸。該對閘材料條紋係配置為半導體材料條紋部分的閘極，且控制器提供偏壓安排至該對閘材料條紋，以使其作用為半導體材料條紋部分的閘極。控制器可使用已知的特別目的的邏輯電路。其他實施例中，控制器包括一般目的的處理器，其可實施在相同的積體電路上，其執行電腦程式以控制裝置的操作。又另一實施例中，控制器可合併特別目的的邏輯電路與一般目的的處理器。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

202‧‧‧位元線接觸(BL)

203‧‧‧位元線接觸(BL)

P#204‧‧‧第二長度

P#205‧‧‧長度

206‧‧‧字元線(WL)

207‧‧‧字元線(WL)

208‧‧‧接地選擇線(GSL)

209‧‧‧接地選擇線(GSL)

210‧‧‧共用的源極線接觸(CSL)

211‧‧‧共用的源極線接觸(CSL)

212‧‧‧半導體材料條紋堆疊

213‧‧‧半導體材料條紋堆疊

214‧‧‧半導體材料條紋堆疊

215‧‧‧半導體材料條紋堆疊

220‧‧‧橫向半導體材料條紋堆疊

225‧‧‧梯狀結構

Claims (20)

1. 一記憶體裝置，包括：一三維垂直閘NAND陣列，包括數個階層，該些階層各包括數個NAND串列，該些NAND串列於一個末端上具有一第一開關，並於一相反末端上具與一第二開關，該第一開關連接該串列至一共用的源極結構，該第二開關連接該串列至一對應的位元線；數個階層選擇閘線，獨立分開設置於該NAND陣列的數個分別階層中，其中該些階層選擇閘線中的該些階層選擇閘線連接至該NAND陣列的該些分別階層中該些NAND串列的該些第二開關；以及一區塊選擇閘線，連接至該些階層中該些NAND串列的該些第一開關。
2. 如申請專利範圍第1項所述之記憶體裝置，其中該三維垂直閘NAND陣列包括數個半導體材料條紋的第一堆疊，該些階層選擇閘線包括數個閘材料條紋的第二堆疊，該些第一堆疊係交錯且共平面該些第二堆疊。
3. 如申請專利範圍第1項所述之記憶體裝置，其中該三維垂直閘NAND陣列具有數個記憶胞，位於數個堆疊中之半導體條紋與數個字元線的數個交叉點中。
4. 一種記憶體裝置，包括：一NAND串列，於一半導體材料條紋中； 數個第一字元線，配置在該NAND串列上，該些第一字元線沿一第一方向延伸；及一對閘材料條紋，與該NAND串列共平面，並沿一第二方向在該NAND串列的兩側延伸，該第二方向垂直於該第一方向，該對閘材料條紋配置為用以僅單一階層之該半導體材料條紋部分的一閘極。
5. 如申請專利範圍第4項所述之記憶體裝置，更包括控制電路，其提供一偏壓安排至該對閘材料條紋以作用為用以該半導體材料條紋的該部分的該閘極。
6. 一種記憶體裝置，包括：數個半導體材料條紋的第一堆疊；數個第一字元線，正交在該些第一堆疊上，且具有共形於該些第一堆疊的數個表面，使得一記憶體元件的三維陣列建立在該些第一堆疊的數個表面與該些第一字元線之間的數個交叉點；以及數個閘材料條紋的第二堆疊，交錯並共平面於該些第一堆疊，該些第二堆疊配置為用以該些第一堆疊的數個閘極。
7. 如申請專利範圍第6項所述之記憶體裝置，更包括：控制電路，提供數個偏壓安排，以控制該些第二堆疊用作該些第一堆疊的數個閘極。
8. 如申請專利範圍第6項所述之記憶體裝置，其中該些半導體材料條紋的第一堆疊包括： 一第一長度，其中該些字元線係沿著該第一長度正交於其上；以及一第二長度，鄰近該第一長度，該第二長度上沒有配置正交該第二長度的字元線；且其中該些第二堆疊沿著至少部分該第二長度，而未沿著該第一長度，交錯於該些第一堆疊。
9. 如申請專利範圍第6項所述之記憶體裝置，更包括：數個閘材料條紋的一橫向堆疊，該橫向堆疊垂直於該些第二堆疊，該些第二堆疊延伸自該些閘材料條紋的該橫向堆疊。
10. 如申請專利範圍第9項所述之記憶體裝置，其中藉由絕緣材料互相分開的數個閘材料條紋的面(plane)係包括在其中：(i)該些閘材料條紋的第二堆疊，以及(ii)該閘材料條紋的橫向堆疊中，並且位於不同個該些第二堆疊中，且位於該些面中一相同面的數個閘材料條紋係藉由該相同面處的該橫向堆疊的一閘材料條紋彼此電性連接。
11. 如申請專利範圍第9項所述之記憶體裝置，其中該閘材料條紋的橫向堆疊具有一較外部分與一較內部分，該較外部分鄰近該些第二堆疊，該較內部分藉由該較外部分分開自該些第二堆疊，該較外部分包括由絕緣材料分開的數個閘材料條紋的面，該較內部分被該絕緣材料所填充。
12. 如申請專利範圍第9項所述之記憶體裝置，更包括： 數個半導體材料條紋的第三堆疊；數個第二字元線，正交在該些第三堆疊上，並具有共形於該些第三堆疊的數個表面，藉此使另一記憶體元件的三維陣列建立於該些第三堆疊的數個表面與該些第二字元線的交叉點處；數個閘材料條紋的第四堆疊，其與該些第三堆疊交錯，該些第四堆疊藉由至少一介電質配置為該些第四堆疊的數個閘極，其中該橫向堆疊具有相對的一第一側與一第二側，其中該橫向堆疊的該第一側面向該些第一堆疊、該些第二堆疊、該些第一字元線，其中該些第二堆疊延伸自該閘材料條紋的橫向堆疊的該第一側，其中該橫向堆疊的該第二側面向該些第三堆疊、該些第四堆疊、該些第二字元線，其中該些第四堆疊延伸自該閘材料條紋的橫向堆疊的該第二側。
13. 如申請專利範圍第12項所述之記憶體裝置，其中該些第二堆疊位在沿著該橫向堆疊之一長度的數個第一位置處，且該些第四堆疊位在沿著該橫向堆疊之該長度的該些第一位置處。
14. 如申請專利範圍第12項所述之記憶體裝置，其中該些第二堆疊位在沿著該橫向堆疊之一長度的數個第一位 置處，該些第四堆疊位在沿著該橫向堆疊之該長度的數個第二位置處，且該些第一位置與該些第二位置交錯。
15. 如申請專利範圍第6項所述之記憶體裝置，其中藉由絕緣材料互相分開的數個閘材料條紋的面係包括在：(i)該些閘材料條紋的第二堆疊，以及(ii)該閘材料條紋的橫向堆疊中，並更包括：控制電路，其提供該些偏壓安排中的一第一個至該些第二堆疊中的一特定面，與該些偏壓安排中的一第二個至該些第二堆疊中的另一面，以在該些第一堆疊中該些面中選擇該特定面的數個記憶胞。
16. 如申請專利範圍第6項所述之記憶體裝置，其中該些第二堆疊交錯該些第一堆疊，使得該些第二堆疊其中一個係位於該些第一堆疊中鄰近的兩個之間。
17. 如申請專利範圍第6項所述之記憶體裝置，其中該些第一堆疊中的鄰近堆疊具有相反的堆疊方位，包括一位元線接觸至源極線接觸(bit line contact-to-source line contact)的第一堆疊方位，及一源極線接觸至位元線接觸(source line contact-to-bit line contact)的第二堆疊方位。
18. 如申請專利範圍第17項所述之記憶體裝置，其中該些第二堆疊交錯該些第一堆疊，使得該些第二堆疊其 中一個位於該些第一堆疊中具有相同堆疊方位的鄰近兩個之間，並位於該第一堆疊方位與該第二堆疊方位之外。
19. 如申請專利範圍第6項所述之記憶體裝置，其中該些第一堆疊中鄰近的堆疊具有一相同的堆疊方位，包括一位元線接觸至源極線接觸的第一堆疊方位，與一源極線接觸至位元線接觸的第二堆疊方位其中一個。
20. 如申請專利範圍第6項所述之記憶體裝置，其中該些半導體材料條紋的第一堆疊具有耦接至一源極線電壓的數個第一末端，以及耦接至一位元線電壓的數個第二末端。