TW201640321A - 用於對三維記憶體存取操作之階層模式 - Google Patents

用於對三維記憶體存取操作之階層模式 Download PDF

Info

Publication number
TW201640321A
TW201640321A TW104139687A TW104139687A TW201640321A TW 201640321 A TW201640321 A TW 201640321A TW 104139687 A TW104139687 A TW 104139687A TW 104139687 A TW104139687 A TW 104139687A TW 201640321 A TW201640321 A TW 201640321A
Authority
TW
Taiwan
Prior art keywords
word line
memory
command
sub
access
Prior art date
Application number
TW104139687A
Other languages
English (en)
Other versions
TWI603256B (zh
Inventor
丹澤透
Original Assignee
英特爾公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾公司 filed Critical 英特爾公司
Publication of TW201640321A publication Critical patent/TW201640321A/zh
Application granted granted Critical
Publication of TWI603256B publication Critical patent/TWI603256B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/068—Hybrid storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

本發明係關於用於三維(3D)記憶體裝置之階層存取模式。一種三維記憶體裝置具有多個記憶體元件，該等記憶體元件中之每一者可使用一個二維位址及一第三維度定址，該二維位址包括一字線位址及一位元線位址，該第三維度具有一子區塊選擇器，該子區塊選擇器指示該記憶體裝置中之記憶體元件的一階層之多個部分中的一者。一記憶體控制器產生諸如讀取或編程之一記憶體存取命令以存取記憶體的一第一部分，且將該命令發送至該記憶體裝置。該記憶體裝置回應於接收該命令而對一第一字線及一第一子區塊充電。針對對存取該記憶體之一第二部分的一連續存取命令，該記憶體裝置在不對該第一字線放電之情況下將該第一字線維持為充電的，且回應於該連續命令而對一第二子區塊選擇器充電。

Description

用於對三維記憶體存取操作之階層模式 發明領域
本發明之實施例大體係關於三維記憶體裝置，且更特定言之係關於用於存取三維記憶體之階層模式。
版權聲明/許可
本專利文獻之揭示內容的部分可含有受版權保護之材料。版權所有人在專利文獻或專利揭示內容出現在專利商標局的專利檔案或紀錄中時不反對任何人對其之複製，但在其他情況下無論如何都保留所有版權權利。版權聲明適用於如下文所述之所有資料，且在本文所附的隨附圖式中適用，並且適用於下文所述之任何軟體：版權©2014，英特爾公司，保留所有權利。
發明背景
正如自計算裝置及電子裝置期望較高的效能及儲存容量，該等裝置持續在大小上縮小。另外，使用愈多組件及愈大之不動產，則裝置消耗愈多功率。大小及功率消耗為電子裝置，尤其手持型及行動裝置中之重要因素。電子裝置製造之新近發展使三維(3D)電路成為可能，此情形可顯著地增大密度。由於針對增大之密度及功率節約的 機會，具有增大之密度的此等電路針對記憶體裝置應用係特別感興趣的。
然而，儘管三維記憶體電路被認為提供功率節約，但其可歸因於其架構而經歷非預期之功率低效。舉例而言，在三維記憶體中，字線電容(CWL)與可比較之二維結構相比顯著地增大。三維架構在階層及子區塊中可具有字線，此情形增大字線之有效長度，且因此增大其電容。電容之增大使tR(讀取時間)較慢，且與二維記憶體相比就每位元之能量而言使讀取代價更高。在二維記憶體陣列連續讀取中，記憶體對一字線充電，讀取該字線，且接著對該字線放電。記憶體接著藉由下一字線重複該處理程序。在對三維記憶體陣列之傳統方法中，對字線充電，讀取字線且接著對字線放電的類似處理程序歸因於對字線充電所需之能量的量而代價高得多。
依據本發明之一實施例，係特地提出一種三維記憶體裝置，其包含：堆疊於字線之多個階層中的多個記憶體元件，每一者可藉由一位元線位址、一字線位址及一子區塊位址定址，其中二維位址包括一字線位址及一位元線位址，且一第三維度具有一子區塊選擇器，該子區塊選擇器指示該記憶體裝置中之記憶體元件的一階層之多個部分中的一者；及選擇邏輯，其耦接至該等記憶體元件以回應於接收一第一命令而對一第一字線及一第一子區塊充電，且回應於一第二命令在不對該第一字線放電及再充電之情 況下維持對該第一字線充電，該第一命令識別記憶體元件之一第一部分以藉由一第一字線位址及一第一子區塊選擇器存取，該第二命令識別記憶體元件之一第二部分以藉由該第一字線位址及一第二子區塊選擇器存取；及控制邏輯，其存取該第一部分及該第二部分以執行該第一命令及該第二命令。
100、800‧‧‧系統
110‧‧‧主機
112、820、910‧‧‧處理器
120、834、964‧‧‧記憶體控制器
122‧‧‧輸入緩衝器
124‧‧‧C/A(命令/位址)邏輯
130‧‧‧記憶體
132‧‧‧解碼邏輯/驅動器電路解碼邏輯
134‧‧‧三維記憶體陣列
136‧‧‧感測/輸出邏輯//資料輸出邏輯
202、310‧‧‧標準頁面讀取模式
204、320‧‧‧階層讀取模式
210、620、622、722‧‧‧SGS
220、222、630、632、732‧‧‧SGD[0]
230、232、640、642、734‧‧‧SGD[1]
240‧‧‧SGD[2：M-1]
250‧‧‧WL[0]
252‧‧‧WL_SEL
260‧‧‧WL[1：N-1]
262‧‧‧WL_DESEL
270、610、612、712‧‧‧BL
280‧‧‧階層讀取命令(cmd)
290‧‧‧階層讀取退出命令
312、314、322‧‧‧圖
400、430、500、540‧‧‧處理程序
402、404、406、408、410、412、414、416、418、420、422、432、434、436、438、440、442、502、504、506、508、510、512、514、516、518、520、522、524、526、528、530、542、544、546、548‧‧‧步驟
602‧‧‧階層編程模式
604‧‧‧階層編程驗證
650、652、736‧‧‧SGD[2：7]
660、662、742‧‧‧所選擇字線WL[0]
670、672、744‧‧‧取消選取字線WL[1：3]
702‧‧‧區塊抹除
704‧‧‧階層抹除驗證模式
710、720、730‧‧‧信號
740‧‧‧信號WL[0：3]
750‧‧‧區塊抹除命令
810‧‧‧匯流排/匯流排系統
830、960‧‧‧記憶體子系統/記憶體
832、962‧‧‧記憶體裝置/記憶體
836‧‧‧作業系統(OS)
838‧‧‧指令
840‧‧‧輸入/輸出(I/O)介面
850‧‧‧網路介面
860‧‧‧內部大容量儲存裝置/儲存體
862‧‧‧程式碼或指令及資料
870‧‧‧周邊介面
880、966‧‧‧階層存取管理器
900‧‧‧裝置/系統
920‧‧‧音訊子系統
930‧‧‧顯示子系統
932‧‧‧顯示介面
940‧‧‧I/O控制器
950‧‧‧電力管理
970‧‧‧連接性
972‧‧‧蜂巢式連接性
974‧‧‧無線連接性
980‧‧‧周邊連接
982‧‧‧至
984‧‧‧來自
以下描述包括對諸圖之論述，該等圖具有藉由本發明之實施例之實行方案的實例所給出之例示。應藉由實例而非藉由限制來理解圖式。如本文所使用，對一或多個「實施例」之參考將被理解為描述包括於本發明之至少一實行方案中的特定特徵、結構及/或特性。因此，諸如出現在本文中之「在一實施例中」或「在替代實施例中」的短語描述本發明之各種實施例及實行方案，且未必全部涉及同一實施例。然而，該等短語亦未必為相互排斥的。
圖1為存取連續部分而並不對該等部分之間的字線放電的三維記憶體之實施例的方塊圖。
圖2為用於三維記憶體之階層讀取模式之實施例的信令圖。
圖3為針對三維記憶體隨時間之電流使用之實施例的圖形表示。
圖4A為用於為三維記憶體處之讀取命令服務的處理程序之實施例的流程圖。
圖4B為用於為三維記憶體處之區塊讀取命令服 務的處理程序之實施例的流程圖。
圖5A為用於自三維記憶體讀取之處理程序之實施例的流程圖。
圖5B為用於自三維記憶體區塊讀取之處理程序之實施例的流程圖。
圖6為用於三維記憶體之階層編程模式及階層編程驗證之實施例的信令圖。
圖7為繼之以用於三維記憶體之階層抹除驗證的抹除之實施例的信令圖。
圖8為計算系統之實施例的方塊圖，在該計算系統中，存取連續部分而並不對字線放電之三維記憶體可得以實施。
圖9為行動裝置之實施例的方塊圖，在該行動裝置中，存取連續部分而並不對字線放電之三維記憶體可得以實施。
以下為某些細節及實行方案之描述，包括諸圖之描述，該等圖可描繪下文所述之實施例中的一些或全部，並且論述本文所呈現之發明性概念的其他可能實施例或實行方案。
較佳實施例之詳細說明
如本文所述，用於三維(3D)記憶體裝置之階層模式允許記憶體藉由在字線之不同子區塊處的多次存取對同一字線僅充電一次。因此，並非不斷地對字線進行雙態觸 發或充電及放電，記憶體裝置可對字線充電一次且雙態觸發子區塊選擇器以存取資料之不同部分。記憶體存取命令可為讀取命令以讀取記憶體之一部分、編程或寫入命令以寫入記憶體之一部分、驗證命令以驗證記憶體的一部分，或字線得以充電之其他存取命令。三維記憶體之每一記憶體元件可定址為元件之兩個維度(2D)的多個階層或平面。因此，記憶體元件可為可藉由二維位址及第三維度定址的，該二維位址包括字線位址及位元線位址，該第三維度具有子區塊選擇器，該子區塊選擇器指示記憶體裝置中之記憶體元件的多個階層或平面中之一者的一部分。階層可為字線之階層，其中子區塊選擇器指示階層內之字線的哪一部分應被存取。因此，在移至下一階層或下一字線之前，階層模式針對順序或連續存取操作存取階層中之所有部分。因此，階層模式使記憶體裝置能夠在階層中之每一部分被存取的同時維持字線充電至存取電壓。當該階層中之所有部分已被存取時，記憶體裝置可對字線放電。
記憶體控制器產生存取命令以存取記憶體之第一部分，且將命令發送至記憶體裝置。記憶體裝置回應於接收命令而對第一字線及第一子區塊充電。針對對存取記憶體之第二部分的連續存取命令，記憶體裝置在不對第一字線放電之情況下將第一字線維持為充電的，且回應於連續命令而對第二子區塊選擇器充電，以存取同一階層的第二部分。在一實施例中，記憶體元件為NAND記憶胞。在一實施例中，每一部分為記憶體之一頁面。在一實施例中， 每一字線儲存多個頁面(例如，二進位數目個頁面，諸如8、16、32)，每一者作為可經由子區塊位址或子區塊選擇器單獨地定址的部分。在一實施例中，階層存取模式為階層讀取模式。與應用於三維記憶體的將讀取不同字線之同一子區塊位址或以其他方式在連續讀取循環之間對字線放電的標準頁面讀取模式對比，階層讀取模式允許存取字線內之每一子區塊。
對記憶體裝置之參考可適用於不同記憶體類型。記憶體裝置一般涉及依電性記憶體技術。依電性記憶體為在去往裝置之電力中斷的情況下狀態(及因此儲存於記憶體上之資料)不確定的記憶體。動態依電性記憶體需要再新儲存於裝置中之資料以維持狀態。動態依電性記憶體之一實例包括DRAM(動態隨機存取記憶體)，或諸如同步DRAM(SDRAM)之一些變體。在一實施例中，記憶體為區塊可定址記憶體裝置。在一實施例中，記憶體為NAND記憶體。如本文所述之記憶體子系統可與數種記憶體技術相容，諸如位元組可定址記憶體(例如，三維交叉點記憶體裝置)，或記憶體元件可以三個維度定址的其他三維記憶體架構。以下描述參考隨附圖式。將理解，圖式未必按比例陳述元件或組件。出於例示及論述之目的，有意地不按比例繪製某些元件。
圖1為存取連續部分而並不在讀取該等部分之間對字線放電的三維記憶體之實施例的方塊圖。系統100表示包括三維記憶體之計算裝置。主機110表示執行操作以控制 系統100之功能的硬體平台。主機110包括處理器112，處理器112為執行主機之操作的主機處理器。在一實施例中，處理器112為單核心處理器。在一實施例中，處理器112為多核心處理器。處理器112可為執行用於系統100之主機作業系統或軟體平台的通用處理器。在一實施例中，處理器112為特定應用處理器、圖形處理器、周邊處理器，或主機110上之其他控制器或處理單元。處理器112執行多個代理器或軟體程式(未特定地展示)。代理器可為獨立的程式及/或執行緒、處理程序、軟體模組，或將要藉由處理器112操作之其他程式碼及資料。
在操作藉由處理器112之執行期間，藉由處理器所執行之代理器可請求並未儲存於快取記憶體(未圖示)中且因此應自記憶體130獲得之資料及/或程式碼，此係藉由讀取操作來滿足。藉由處理器所執行之代理器可產生對資料之修改，該修改係藉由程式或寫入操作來滿足。其他存取操作可包括驗證操作以驗證編程操作或抹除操作。因此，主機110經由藉由處理器112所執行之代理器作出針對對記憶體130之資料存取的請求。在一實施例中，記憶體控制器120接收及處理來自主機110之資料存取請求。記憶體控制器120表示管理對記憶體130之存取的電路或邏輯或處理器。在一實施例中，記憶體控制器120為主機110之部分。在一實施例中，記憶體控制器120為處理器112之部分。在一實施例中，記憶體控制器120與處理器112整合於共同基板上。在一實施例中，記憶體控制器為與處理器112分離之晶片， 且可與處理器112整合於多晶片封裝(MCP)中。
在一實施例中，記憶體控制器120包括輸入緩衝器122，輸入緩衝器122表示儲存及處理來自主機110之傳入請求的佇列或邏輯。C/A(命令/位址)邏輯124表示記憶體控制器120內之產生記憶體存取命令且驅動記憶體控制器120與記憶體130之間的I/O(輸入/輸出)介面之邏輯。記憶體控制器120包括I/O電路以經互連或I/O介面與記憶體130交換命令、位址及資料資訊。另外，記憶體130包括I/O電路以與記憶體控制器120交換資料。C/A邏輯124可為或包括命令產生邏輯以產生命令及位址資訊來發送至記憶體130。一般而言，C/A邏輯124經由C/A匯流排或耦接於裝置之間的信號線之群組將命令及位址資訊提供至記憶體130，以交換指示命令及位址資訊的資訊。記憶體控制器120與記憶體130之間的介面可包括用於記憶體130之C/A信號線及資料線以將資料傳送回至記憶體控制器120。
記憶體130包括解碼邏輯132以接收及處理記憶體存取命令。基於命令，解碼邏輯132在三維記憶體陣列134內選擇不同的信號線，以存取陣列內之記憶體元件。圖1包括3D陣列134之一實施例的擴展圖。在圖式中，每一電晶體表示一記憶體元件。陣列134經例示為具有N個階層之字線WL[0：(N-1)]，及P根位元線BL[0：(P-1)]。位元線位址及字線位址針對記憶體元件或記憶胞提供位址資訊之兩個維度。除此等兩個維度之外，記憶體元件亦藉由子區塊位址或子區塊指示符定址，該子區塊位址或子區塊指示符在陣列134 中標示為M個子區塊SGD[0：(M-1)]。
在一實施例中，陣列134為在字線及位元線之二維平面中定向的NAND記憶體區塊，其中子區塊提供第三維度。如所例示，位元線與字線之階層的平面相交(其中每一字線WL[0：(N-1)]為一階層)。因此，在一實施例中，子區塊SGD[0：(M-1)]將每一字線劃分為階層內或字線之平面內的單獨片段。或者，每一子區塊可被認為與藉由位元線位址及字線位址所指示之二維位址位置的平面相交。每一標籤WL[0]、WL[1]、SGD[0]等等指示藉由解碼邏輯132之控制邏輯所提供的選擇信號。因此，解碼邏輯132包括選擇邏輯以選擇所例示之信號線中的每一者。將理解，陣列134中之信號線為將電荷自驅動器提供至各種元件或組件的導線或跡線或其他導體。驅動器電路解碼邏輯132提供電荷以針對所要操作將每一信號線充電至所要電壓。每一信號線可具有與某些操作相關聯之相關聯電壓位準。舉例而言，每一字線可具有選擇電壓及取消選取電壓，以分別指示針對操作所選擇之字線及並未針對操作選擇的字線。
在一實施例中，陣列134包括適用於特定維度內之所有元件的其他全域選擇信號線，如此項技術中所理解。舉例而言，陣列134可具有選擇線信號以將所有位元線及字線充電至讀取電壓來準備讀取。作為另一實例，陣列134可具有選擇線信號以將所有位元線及字線充電至編程電壓來準備寫入。在陣列134中，將理解，字線之長度可為大的。在一實施例中，字線之階層的數目為約數十或數打字線(例 如，N=28、32、36、70，或更多)。在一實施例中，子區塊之數目為約數個或數十個(例如，M=8、16，或更多)。通常，陣列134中之位元線的數目將為約數百至數千(例如，P=2K)。因此，在一實施例中，每一位元線與字線之長度相比為相對短的。舉例而言，即使每一位元線可能橫越所有字線階層及所有子區塊，每一字線仍橫越所有子區塊及位元線。因此，將理解，用於字線之充電時間及對字線充電所需之電流的量可為記憶體裝置130中之功率消耗的重要來源。
C/A邏輯124經組配有關於記憶體130之架構的資訊。因此，C/A邏輯124知曉M、N及P之值，且理解記憶體元件配置於陣列134中之方式。因此，C/A邏輯124可基於需要存取之記憶體元件及選擇記憶體元件所需之時間的量(例如，在施加位元線電壓以將記憶體值鎖存於感測電路中之前需要多久來對線充電)而產生命令及用於命令的排程時序。C/A邏輯124產生及發送命令及位址資訊至解碼邏輯132。解碼邏輯132為或包括選擇邏輯，以根據藉由C/A邏輯124所提供之三維位址資訊選擇或驅動各種信號線(字線、位元線、子區塊)。針對連續讀取，C/A邏輯124可向連續命令提供遞增之位址資訊以讀取一部分且接著下一或後續部分。舉例而言，C/A邏輯124可產生一連串存取命令以讀取/編程記憶體之多個鄰近部分或頁面。
記憶體130包括內部控制器(未明確地展示)。內部控制器產生內部命令以執行藉由記憶體控制器120所發送之命令。內部控制器管理解碼邏輯132以控制來自邏輯 132之信號的時序及產生。因此，內部控制器可被視為控制邏輯，其控制對陣列134之記憶體元件的存取以供回應於命令進行讀取、寫入及/或驗證。內部控制器管理感測/輸出邏輯136以控制來自邏輯136之信號的時序及產生。因此，內部控制器可被視為控制自陣列134所存取之資料之輸出的控制邏輯。
在一實施例中，記憶體控制器120藉由諸如階層讀取模式或階層編程模式之階層存取模式存取記憶體裝置130。在一實施例中，記憶體控制器120及/或記憶體裝置130經由用於記憶體裝置之模式暫存器(未圖示)或其他組態暫存器或組態設定而設定階層存取模式。在一實施例中，階層模式係藉由指示開始及結束位址之命令設定，其中記憶體130將命令施加至藉由記憶體控制器120所提供之範圍內的所有位址。在階層存取模式中，記憶體控制器120產生命令以跨於字線之單一階層上存取資料的連續區塊。傳統地，記憶體將對字線(例如，WL[0])充電，存取子區塊(例如，SGD[0])，且接著對字線放電。記憶體可接著存取下一字線(例如，WL[1])或下一子區塊(例如，SGD[1])，但將必須對字線再充電。
在階層存取模式中，記憶體130對字線(例如，WL[0])充電，且接著連續地存取每一子區塊(SGD[0：(M-1)])同時將字線維持於存取電壓下，而無需對字線再充電。顯著地，選擇字線以供存取亦可能要求取消選取其他字線，此意味在每一讀取循環上放電亦將要求對取消選取字線再 充電。因此，對字線充電所需之能量的量可跨越M個存取操作而擴展。下文關於圖3提供關於功率使用之更多細節。每一子區塊可每存取循環或存取命令/操作而被選擇，以存取記憶體裝置之不同部分。在一實施例中，每一部分為記憶體之整個頁面，其中每一字線儲存M個頁面，每一頁面可經由子區塊選擇器選擇。
記憶體裝置130包括感測及輸出邏輯136以將讀取資料傳輸回至記憶體控制器120。記憶體控制器120可接著將資料提供至負責在主機110上執行之資料請求的代理器。感測電路可包括鎖存器或其他電路組件，以識別儲存於記憶胞處之資料位元的值。輸出電路可包括驅動器及其他電路，以產生輸出信號來表示在記憶體元件讀取時儲存的資料。因此，資料讀取之部分導致資料輸出邏輯136之多個位元回應於讀取存取命令而發送至記憶體控制器120。
圖2為用於三維記憶體之階層讀取模式之實施例的信令圖。標準頁面讀取模式202表示應用於基於三維區塊之記憶體裝置的標準頁面讀取模式序列。在一實施例中，諸如圖1之系統100的記憶體子系統根據用於順序讀取之階層讀取模式204使用讀取序列。主要出於與階層讀取模式204比較之目的來例示標準頁面讀取模式202。垂直虛線表示記憶體子系統I/O介面(諸如，記憶體控制器與記憶體裝置之間的介面)內之各種事件或操作之發生的近似相對時間。
在標準頁面讀取模式中，信號SGS 210例示位元 線信令。SGD[0]220表示用於第一子區塊之信令圖，且SGD[1]230表示用於第二子區塊之信令圖。SGD[2：M-1]240表示用於非選擇子區塊之信令圖。WL[0]250表示用於第一所選擇字線之信令圖。WL[1：N-1]260表示用於非選擇字線之信令圖。儘管各種信號之大小一般表示相對電壓位準差，但將理解，所表示之信號未必按比例繪製，而是意欲為大體表示性的。實際系統之實行方案將基於所使用之技術及特定架構而變化。在一實施例中，信號210、220、230及240可在取消選取時之粗略地0V至經選擇時之約4V之間擺動。在一實施例中，信號250及260可在字線為所選擇字線時在約0V與1V之間，且在字線為取消選取字線時在約0V與5-6V之間擺動。又，儘管未必按比例表示，但該等信號例示與對信號充電及對信號放電相關聯之斜升及斜降時間。斜升及斜降時間可變化。儘管並未特定例示，但將理解，較高電壓位準與用於具有相同大小之信號線的較低電壓相比通常具有較長的斜變時間。
如標準頁面讀取模式202中所例示，應用於三維記憶體之傳統頁面讀取方法涉及對WL[0]250充電以供Page 0讀取(或任何部分之讀取)，且接著在該讀取之末尾對其放電。Page 1之後續讀取將再次涉及對WL[0]250充電且接著對其放電。為了讀取字線之所有M個部分，字線將被雙態觸發M次。類似地，取消選取字線亦將需要被雙態觸發M次，且以較高電壓雙態觸發。
在一實施例中，階層讀取模式204針對字線之所 有M個部分(其中M為子區塊之數目)，在讀取之整個循環內對所選擇字線充電。因此，考慮兩個子區塊以供例示，SGD[0]及SGD[1]，階層讀取模式204分別例示字線選擇及字線取消選取信令圖WL_SEL 252及WL_DESEL 262、用於子區塊之信令圖SGD[0]222及SGD[1]232，及用於位元線的信令圖BL 270。在一實施例中，BL 270為SGS 210之表示。將理解，WL_SEL 252表示用於經選擇之N根字線中之任一者的信令圖。類似地，WL_DESEL 262表示用於未經選擇之N-1根其他字線的信令圖。出於在圖之底部例示之目的，將觀察到WL[0]被給定為所選擇字線，此將意味WL[1：N-1]將為取消選取字線。
在一實施例中，記憶體控制器(諸如，系統100之記憶體控制器120)藉由階層讀取命令(cmd)280起始階層讀取模式204。此命令可經產生作為命令信令之部分，及/或作為設定用於記憶體裝置之模式暫存器或其他組態的部分。在一實施例中，記憶體控制器將具有第一讀取命令之階層讀取命令280發送至記憶體裝置。在第一階層讀取命令之後，記憶體控制器將等待一時段以允許字線充電。將理解，圖2中並未例示標準讀取202與階層讀取模式204之間的充電及時序差。階層讀取模式204中之第二命令與標準頁面讀取模式202中之命令的可比較序列相比可在階層讀取模式204中之第一讀取命令完成之後更早地發出，此係因為在標準頁面讀取模式202中，記憶體控制器將需要針對每一讀取循環等待字線充電，其中循環為用於記憶體之單一部分之讀取 的命令之發送及處理。
階層讀取模式204明確地展示信號252及262之較慢斜變，其為峰值ICC或電源供應器電流，而記憶體控制器等待電源供應器對字線充電。在一實施例中，記憶體選擇邏輯對BL 270充電，且選擇第一子區塊SGD[0]222。將理解，一旦位元線達到用於記憶體元件之臨界電壓，則電荷將傳送至感測電路，該感測電路可鎖存記憶體元件的電壓位準。BL 270中之虛線例示位元線電壓經由記憶胞放電以對感測電路充電，正如BL 270中之實線例示選擇邏輯繼續對位元線進行選擇/充電。選擇邏輯對子區塊SG[0]222及位元線BL 270放電，但並不對字線放電，如藉由保持於高電壓之WL_SEL 252所示。
例示為Page 0資料輸出之時段表示記憶體裝置輸出電路傳輸記憶體讀取之部分或頁面的位元值。在一實施例中，資料輸出為在來自記憶體控制器之讀取命令中所識別之第一位址處的Page 0之順序讀取資料輸出。將觀察到，WL_SEL 252及WL_DESEL 262維持於其充電值。記憶體控制器產生針對Page 1之後續讀取命令，其具有具不同子區塊位址或選擇器SGD[1]之同一字線(例如，WL[0])的位址。因此，藉由選擇SGD[1]，位元線BL 270再次得以充電且子區塊被充電。又，記憶體選擇邏輯產生選擇信號以對適當的線充電且讀取資料。感測電路提供感測及鎖存操作，且輸出電路產生去往記憶體控制器之Page 1資料輸出信號。
在一實施例中，記憶體控制器產生階層讀取退出 命令290，以使記憶體裝置自階層讀取模式退出。在一實施例中，階層讀取退出命令290為去往記憶體的對字線電壓放電之信號。無論何時所選擇字線之所有部分已得以讀取時，記憶體控制器產生階層讀取退出命令290。部分讀取可為字線之所有部分。在一實施例中，部分讀取僅為字線之所選擇部分。在一實施例中，自字線之部分讀取並非鄰近或連續的(例如，讀取SGD[0]且接著讀取SGD[2]，而不讀取SGD[1])。藉由階層讀取模式204，記憶體控制器可讀取同一字線之所有部分，而無需對字線放電及再充電(例如，雙態觸發)。
圖3為針對三維記憶體隨時間之電流使用之實施例的圖形表示。標準頁面讀取模式310表示用以讀取之傳統頁面讀取模式方法，其中字線在每一讀取循環之後得以放電。標準頁面讀取模式310可為針對記憶體裝置之電流行為的一實例，該記憶體裝置在諸如圖2之標準頁面讀取模式202的標準頁面讀取模式序列中操作。階層讀取模式320表示針對階層讀取模式隨時間之電流使用，其中字線在子區塊經雙態觸發以供讀取之情況下維持為充電的。階層讀取模式320可為根據本文所述之階層讀取模式之任何實施例的電流行為之一實例。類似於圖2，標準頁面讀取模式310主要經例示以與階層讀取模式320對比。將理解，儘管階層讀取模式320特定地涉及階層讀取模式中之記憶體裝置的功率特性，但類似功率特性可針對任何類型之記憶體存取操作而存在，其中字線電壓在操作之間得以維持而非針對 每一循環放電及再充電。因此，階層讀取模式之實例並非理解為限制性的。
圖312表示針對二維區塊讀取記憶體之電源供應器電流ICC對時間。圖314表示針對三維區塊讀取記憶體之ICC對時間。在圖312及314兩者中，記憶體針對資料讀取之每一部分對字線進行選擇及放電。在一實施例中，字線選擇電壓針對讀取為1.0V，且對取消選取為5-6V。字線之充電在三維電路中消耗大量功率及時間。
在圖312中，針對與讀取操作相關聯之所有選擇電路及輸入電路的電流群聚為I_other，且在已知記憶體架構中可表示歷時約40μs(微秒)之約20mA電流汲取。將觀察到，在每一讀取循環期間存在電流使用之短尖峰，其表示對字線充電之電流汲取。在圖312之二維狀況下，電流汲取為約50mA，且持續歷時約1μs。在圖314中，存在如藉由I_other所示的針對「其他」電路之可比較電流汲取，其在圖314之三維狀況下可持續較長時間。針對三維記憶體中之較大字線的充電及放電時間歸因於較大的電容而為耗時的，此可將讀取循環或讀取操作伸出至約50μs而非二維狀況之40μs，此係歸因於對字線充電的約10μs。因此，圖314例示針對每一讀取操作的歷時與對字線充電相關聯之10μs的~50mA汲取。
假設圖312之二維記憶體及圖314之三維記憶體讀取記憶體的M個連續頁面的狀況。習知讀取時間tR_conv可表達如下：tR_conv=tPUP+tWL+tBL+tWLrst+tPDN， 其中tPUP為針對「其他」電路之電源開啟時間，tWL為針對字線之斜變時間，tBL為針對位元線之斜變時間，tWLrst為對字線重設或放電的時間，且tPDN為針對記憶體輸入、輸出及選擇電路之電源切斷時間。針對二維狀況之tR可為約10μs+10μs+5μs+10μs+5μs~40μs，而針對三維狀況之tR可為約10μs+20μs+5μs+10μs+5μs~50μs。在二維狀況下，平均供應電流ICC_ave可計算為約20mA，其針對32KB頁面大小提供約8pJ/位元之花費。針對三維狀況，ICC_ave可計算為約30mA，其針對同一頁面大小提供約14pJ/位元之花費，此指示習知三維讀取效能與習知二維記憶體讀取相比在時間及每位元之能量方面皆為較差的。
針對階層讀取模式320，圖322例示針對其他電路之類似平均電流汲取，及與圖314中所見類似的對字線充電之尖峰。然而，歸因於針對M次讀取僅需要對字線充電一次，其中每一讀取存取同一字線之不同子區塊，電流尖峰之能量花費可隨時間而擴展。針對記憶體對於一連串讀取操作或讀取循環將字線維持為充電之三維狀況的讀取時間可表達為有效tR，如下：tR_prop_16sub-blocks=tPUP+tWL+tBL0+tSGD1+tBL1+tSGD2+tBL2....+tSGD15+tBL15+tWLrst+tPDN，其中tPUP、tPDN及tWLrst可為與上文所陳述相同的。tWL之值可為與針對上文之三維狀況相同的，且tBL[0：15]的值可各自為如上文所陳述之tBL的等效物。tSGD[1：15]之值可各自為約2.5μs。注意時間之大改良。序列中之初始讀取需要tWL，但接著後續連續讀取可 各自遠短於對字線充電之斜升時間。因此，在一實施例中，tR_prop_16sub-blocks=10μs+20μs+5μs+15x(2.5μs+5μs)+10μs+5μs~163μs。163μs係用於讀取16個子區塊。當平均化對於所有16次讀取之總tR時間時，tR_ave~10us/子區塊(163/16~10)。另外，每位元之平均能量可顯著改良，其中ICC_ave為24mA，且每位元之平均能量為35pJ/位元/16個子區塊或2pJ/位元。
在標準頁面讀取模式310中，每一新讀取與先前相同，且因此單一序列得以例示。出於比較之目的，階層讀取模式320亦例示自讀取一字線轉變至讀取另一字線。將觀察到，在讀取字線WL[0]處之子區塊之後，記憶體控制器可發送針對WL[1]處之資料之部分的讀取命令。因為字線係不同的，所以記憶體對WL[0]放電，且對WL[1]充電。WL[1]之充電將具有與針對WL[0]所述類似的特性，且對WL[1]充電之能量可類似地藉由順序讀取在WL[1]之多個部分之上擴展。
圖4A為用於為三維記憶體處之讀取命令服務的處理程序之實施例的流程圖。用於為三維記憶體處之讀取命令服務的處理程序400可藉由根據本文所述之任何實施例的記憶體裝置實施。舉例而言，系統100之記憶體130可根據處理程序400執行操作。儘管處理程序400對階層讀取模式特定地定址，但處理程序400中之實例並非限制性的。將理解，類似處理程序可應用於寫入或編程操作，以及驗證操作。在每一狀況下，字線電壓可跨越資料存取操作之 多個部分得以維持，而不被放電。因此，參考階層讀取模式之處理程序400的實例僅為實例，且並非限制性的。熟習此項技術者將理解將處理程序400應用於編程及驗證存取操作之方式。
記憶體自相關聯之記憶體控制器接收針對順序讀取之資料之第一部分的讀取命令，402。將理解，在記憶體子系統中可存在許多單獨的記憶體裝置。記憶體資源可組織為通道、等級、組、模組，及/或其他組織。某些實行方案具有極少或無記憶體資源之層級，而現代計算裝置通常沿著多個通道藉由每一通道中之多個等級及多個記憶體裝置分離記憶體。記憶體子系統可具有多個不同之記憶體控制器，且每一記憶體裝置與受控制之記憶體相關聯以管理對相關聯記憶體的存取。讀取命令可並行地發送至多個裝置或其他層級式分割區，且每一記憶體資源將服務或執行讀取命令以將資料傳回至記憶體控制器。
因此，記憶體對讀取資料之第一部分的三維位址解碼，其中三維位址包括位元線位址、字線位址，及子區塊位址或選擇器，404。在一實施例中，記憶體選擇電路對所選擇字線充電以讀取第一部分，406。選擇電路亦可能需要將取消選取字線充電至取消選取字線電壓。一旦經充電，則選擇電路可引起資料之第一部分處之記憶體元件的讀取，且感測資料。記憶體輸出電路將經感測資料傳輸(或緩衝資料以供傳輸)至記憶體控制器，408。
在一實施例中，記憶體接收針對資料之下一部分 的後續讀取命令，410。若後續讀取命令並非針對同一字線，412，則否分支，記憶體可對該(等)字線放電，且選擇新字線以供讀取，414。將理解，選擇新字線將包括將新字線充電至恰當的讀取電壓，且等待任何適當的等待時間。在一實施例中，記憶體控制器提供顯式命令以使記憶體對字線放電，且選擇新字線。若後續讀取命令係針對同一字線，412，則是分支，記憶體可在不對字線放電之情況下維持該(等)字線電壓位準，416。因此，記憶體將不會經歷與針對每一新讀取命令之放電相關聯的能量花費。
在選擇新字線，414，或維持同一字線，416，之後，記憶體針對命令選擇適當的子區塊位址，418。記憶體感測該下一部分之位址處的資料，且將資料傳輸至記憶體控制器，420。若無額外讀取將進行，422，則否分支，讀取服務結束。若存在額外讀取將進行，422，則是分支，記憶體接收後續讀取命令及三維位址，且服務或執行針對下一部分之讀取，410。
圖4B為用於為三維記憶體處之區塊讀取命令服務的處理程序之實施例的流程圖。用於為三維記憶體處之區塊讀取命令服務的處理程序430可藉由根據本文所述之任何實施例的記憶體裝置實施。舉例而言，系統100之記憶體130可根據處理程序430執行操作。處理程序430可為處理程序400之替代例。如同處理程序400，處理程序300對階層讀取模式特定地定址，但處理程序430中之實例並非限制性的。將理解，類似處理程序可應用於寫入或編程操作，以 及驗證操作。在每一狀況下，字線電壓可跨越資料存取操作之多個部分得以維持，而不被放電。因此，參考階層讀取模式之處理程序430的實例僅為實例，且並非限制性的。熟習此項技術者將理解將處理程序430應用於區塊編程及驗證存取操作之方式。
記憶體自相關聯之記憶體控制器接收針對順序讀取之資料之第一部分的讀取命令，402。讀取命令為區塊讀取命令，其可觸發記憶體執行多個連續的記憶體存取操作。舉例而言，該命令可識別一範圍之位址或開始及結束位址。該命令可指示第一位址及將要存取之數個部分。因此，記憶體對讀取資料之第一部分的三維位址解碼，其中三維位址包括位元線位址、字線位址，及子區塊位址或選擇器，404。在一實施例中，記憶體選擇電路對所選擇字線充電以讀取第一部分，406。選擇電路亦可能需要將取消選取字線充電至取消選取字線電壓。一旦經充電，則選擇電路可引起資料之第一部分處之記憶體元件的讀取，且感測資料。記憶體輸出電路傳輸經感測資料或快取經感測資料以供傳輸至記憶體控制器，408。
將理解，記憶體內部之控制器(例如，晶粒上控制器)管理記憶體裝置之操作，諸如控制選擇及其他控制信號，及管理信令之時序以執行資料存取操作。在一實施例中，回應於區塊讀取命令或請求記憶體在一範圍之記憶體位置上執行存取操作的其他命令，內部控制器可控制存取操作。因此，在一實施例中，在讀取或存取第一部分處之 資料之後，記憶體可在不對字線放電之情況下維持該(等)字線電壓位準，416。因此，記憶體將不會經歷與針對每一新讀取命令之放電相關聯的能量花費。
在一實施例中，內部控制器使三維位址之位址遞增。舉例而言，內部控制器可使子區塊位址遞增以選擇下一子區塊作為用於記憶體存取操作的下一部分，432。在選擇下一部分之後，記憶體感測該下一部分之位址處的資料，且將資料傳輸至記憶體控制器或者快取或緩衝其以供傳輸至記憶體控制器，434。在一實施例中，若字線中存在額外子區塊將進行讀取，436，則是分支，記憶體(經由內部控制器)在不對字線放電之情況下維持字線電壓位準，416，且使位址遞增以選擇下一部分來讀取，432。若不存在額外子區塊，436，則否分支，在一實施例中，記憶體判定在該範圍之位址中是否存在額外字線來存取。若無額外字線來存取，438，則否分支，讀取服務結束。若存在另一字線來存取，438，則是分支，記憶體對字線放電，440，且使字線位址遞增以用於下一部分。記憶體可接著選擇下一字線及子區塊作為下一部分且對字線充電以用於讀取操作，442。記憶體接著感測下一部分處之資料且繼續為讀取命令服務，408。
圖5A為用於自三維記憶體讀取之處理程序之實施例的流程圖。用於自三維記憶體讀取之處理程序500可藉由根據本文所述之任何實施例的記憶體控制器實施。舉例而言，系統100之記憶體控制器120可根據處理程序500執行 操作。儘管處理程序500對自記憶體控制器對記憶體之讀取存取特定地定址，但處理程序500中之實例並非限制性的。將理解，類似處理程序可應用於寫入或編程操作，以及驗證操作。在每一狀況下，字線電壓可跨越資料存取操作之多個部分得以維持，而不被放電。因此，參考區塊讀取之處理程序500的實例僅為實例，且並非限制性的。熟習此項技術者將理解將處理程序500應用於編程及驗證存取操作之方式。
記憶體控制器自主機接收針對資料之請求，502。請求可來自在主機上執行的具有對三維記憶體之存取權的任何代理器或處理程序。在一實施例中，記憶體控制器決定執行順序讀取以服務或執行請求，504。順序讀取或連續讀取依序讀取資料之多個部分，從而連續地執行多個讀取操作或讀取循環。將要讀取之資料之後續或接下來部分的位址可但未必在對三個維度中之一者定址時為順序的。
記憶體控制器藉由三維位址識別將要讀取之資料的第一部分，該三維位址包括位元線位址、字線位址，及子區塊位址或選擇器，506。記憶體控制器產生第一讀取命令以讀取第一部分，508。記憶體控制器將第一讀取命令發送至三維記憶體以使記憶體回應於命令而對所選擇字線充電，讀取所選擇位址處之資料，且將資料傳輸回至記憶體控制器，510。在一實施例中，記憶體將所選擇字線充電至讀取電壓位準且將非選擇字線充電至取消選取電壓位準。在一實施例中，記憶體控制器自記憶體接收資料之第一部 分，512。
在一實施例中，記憶體控制器識別將要讀取之資料的下一部分，包括針對下一部分之三維位址。針對至少一順序讀取，記憶體控制器識別具有與先前部分相同之字線位址但具有不同子區塊位址的下一部分，514。記憶體控制器產生下一讀取命令以讀取下一部分，516，且將下一命令發送至記憶體。回應於接收後續讀取命令，記憶體維持相同的字線電壓位準且讀取另一子區塊處之資料，且將讀取資料傳輸回至記憶體控制器，518。在一實施例中，記憶體控制器自記憶體接收資料之下一部分，520。在一實施例中，資料可在記憶體處排佇列且以叢發形式傳輸。因此，在一實施例中，記憶體控制器產生一系列讀取命令，且記憶體執行該系列之命令且將來自所有命令的資料排佇列。記憶體可接著在多個傳輸循環中傳輸資料，而非每傳輸異動發送資料之一部分。
在一實施例中，記憶體控制器判定字線之最後子區塊是否已得以讀取，522。若字線之最後部分尚未被讀取，524，則否分支，記憶體控制器可識別針對同一字線之下一子區塊以發出讀取命令，514。若字線之最後部分已得以讀取，524，則是分支，在一實施例中，記憶體控制器可識別資料之具有不同字線位址的下一部分，526。在一實施例中，記憶體控制器可產生針對不同字線位址處之下一部分的下一讀取命令，528，且將其發送至記憶體。回應於此下一讀取命令，三維記憶體可對字線充電，讀取資料，且將資料 傳輸至記憶體控制器，530。記憶體控制器可接著接收資料，520，且對資料之額外部分(若有的話)繼續進行操作。
圖5B為用於自三維記憶體區塊讀取之處理程序之實施例的流程圖。用於自三維記憶體讀取之處理程序500可藉由根據本文所述之任何實施例的記憶體控制器實施。舉例而言，系統100之記憶體控制器120可根據處理程序500執行操作。儘管處理程序500對自記憶體控制器對記憶體之讀取存取特定地定址，但處理程序500中之實例並非限制性的。將理解，類似處理程序可應用於寫入或編程操作，以及驗證操作。在每一狀況下，字線電壓可跨越資料存取操作之多個部分得以維持，而不被放電。因此，參考區塊讀取之處理程序500的實例僅為實例，且並非限制性的。熟習此項技術者將理解將處理程序500應用於編程及驗證存取操作之方式。
記憶體控制器自主機接收針對資料之請求，502。請求可來自在主機上執行的具有對三維記憶體之存取權的任何代理器或處理程序。在一實施例中，記憶體控制器決定執行順序讀取以服務或執行請求，504。在一實施例中，記憶體控制器識別資料的包括將要讀取之資料之多個部分的區段。記憶體控制器可藉由三維位址識別該區段，該三維位址包括針對資料之第一部分的位元線位址、字線位址，及子區塊位址或選擇器，542。在一實施例中，記憶體控制器產生讀取命令以讀取第一部分，且包括第一字線位址及最後字線位址或一範圍之位址，544。
記憶體控制器將命令發送至三維記憶體以使記憶體回應於命令而對所選擇字線充電，讀取針對所識別字線之所有子區塊，且將資料傳輸回至記憶體控制器，510。在一實施例中，記憶體將所選擇字線充電至讀取電壓位準且將非選擇字線充電至取消選取電壓位準，且經由內部控制器，在不對字線放電之情況下串行地執行多個讀取操作。當內部讀取操作要求改變字線時，記憶體可對字線放電且選擇新字線，且接著針對將要自該字線讀取之所有子區塊維持該字線的電壓位準。記憶體控制器自記憶體接收針對該區段之資料，548。
圖6為用於三維記憶體之階層編程模式及階層編程驗證之實施例的信令圖。在一實施例中，諸如圖1之系統100的記憶體子系統根據用於順序寫入之階層編程模式602及用於驗證順序寫入的階層編程驗證604使用編程序列。在一實施例中，階層編程602針對將要編程之字線的所有部分在寫入之整個循環內對所選擇字線充電。在一實施例中，階層編程602之實例假設8個子區塊(SGD[0：7])及4根字線(WL[0：3])。考慮兩個子區塊以供例示，SGD[0]及SGD[1]，階層編程602例示用於所選擇字線WL[0]660及取消選取字線WL[1：3]670之信令。SGD[0]630、SGD[1]640及SGD[2：7]650例示用於子區塊選擇線之信令。BL 610例示用於位元線之信令圖，且SGS 620例示用於選擇閘極之信令圖。
儘管信令圖未必按比例繪製，但在一實施例中，信號630、640及650可在經取消選取時之粗略地0V至經選 擇時之約2V之間擺動。在一實施例中，信號660及670可在經選擇時在約0V與20V之間擺動以編程字線中之記憶體元件，且在經取消選取時在約0V與10V之間擺動。在BL 610中，當位元經編程為邏輯1時，電壓可設定為高，且在經編程為邏輯0時，電壓可設定為低。將理解，頁面中之不同位元可基於特定位元線個別地設定為1或0。在一實施例中，Page 0編程包括選擇WL[0]及SGD[0]。系統藉由將WL[0]維持於同一電壓位準及選擇SGD[1]而編程Page 1。此循環可持續歷時WL[0]之許多子區塊經選擇的時段。
在階層編程驗證604中，記憶體可驗證在階層編程602中所進行之編程。BL 612例示讀取位元之信號，其中較高線表示在記憶胞之內容為『0』之情況下的位元線信號，且虛線表示在記憶胞之內容為『1』之情況下的位元線信號。在一實施例中，信號SGS 622針對每一子區塊經選擇，此係由於其經選擇以供讀取來驗證所寫入之資料。在一實施例中，信號622、632、642及652可在分別經取消選取及經選擇時在約0V與4V之間雙態觸發。信號SGD[0]632、SGD[1]642及SGD[2：7]652可選擇所要子區塊以用於驗證寫入。針對階層編程驗證604，在一實施例中，所選擇字線WL[0]662可充電或斜變至約1V，且針對將要在字線中驗證之所有子區塊得以維持(例如，藉由記憶體的內部控制器)。針對階層編程驗證604，在一實施例中，取消選取字線WL[1：3]672可充電或斜變至約6V，且針對將要在字線中驗證之所有子區塊得以維持(例如，藉由記憶體的內部控制器)。
圖7為繼之以用於三維記憶體之階層抹除驗證的抹除之實施例的信令圖。在一實施例中，諸如圖1之系統100的記憶體子系統根據用於驗證抹除之階層抹除驗證模式704使用階層抹除驗證序列。在一實施例中，區塊抹除702為根據先前已知之內容的順序抹除操作。信號710例示用於位元線及選擇閘極信號之信令圖，其可上升至約20V或用於抹除或重設記憶體之一部分的電壓位準。信號720表示用於選擇閘極之信令圖。信號730表示用於子區塊選擇器之信令。在一實施例中，記憶體將信號720及730充電至約15V以抹除記憶體之該(等)所選擇部分。在一實施例中，記憶體可將字線充電至約1V以供抹除，如藉由信號WL[0：3]740所例示。信號中之每一者可回應於區塊抹除命令750來選擇。
在階層抹除驗證704中，記憶體可驗證在區塊抹除702中所進行之編程。BL 712例示讀取位元之信號，其中較高線表示在記憶胞之內容為『0』之情況下的位元線信號，且虛線表示在記憶胞之內容為『1』之情況下的位元線信號。在一實施例中，信號SGS 722針對每一子區塊經選擇，此係由於其經選擇以供讀取來驗證抹除。在一實施例中，信號722、732、734及736可在分別經取消選取及經選擇時在約0V與4V之間雙態觸發。信號SGD[0]732、SGD[1]734及SGD[2：7]736可選擇所要子區塊以用於驗證抹除。針對階層抹除驗證704，在一實施例中，所選擇字線WL[0]742可充電或斜變至約0.5V，且針對將要在字線中驗證之所有子區 塊得以維持(例如，藉由記憶體的內部控制器)。針對階層編程驗證704，在一實施例中，取消選取字線WL[1：3]744可充電或斜變至約6V，且針對將要在字線中驗證之所有子區塊得以維持(例如，藉由記憶體的內部控制器)。
圖8為計算系統之實施例的方塊圖，在該計算系統中，存取連續部分而並不對字線放電之三維記憶體可得以實施。系統800表示根據本文所述之任何實施例的計算裝置，且可為膝上型電腦、桌上型電腦、伺服器、遊戲或娛樂控制系統、掃描器、複製機、印表機、路由或開關裝置，或其他電子裝置。系統800包括處理器820，處理器820為系統800提供處理、操作管理及指令之執行。處理器820可包括任何類型之微處理器、中央處理單元(CPU)、處理核心或其他處理硬體以為系統800提供處理。處理器820控制系統800之整體操作，且可為或包括一或多個可編程通用或專用微處理器、數位信號處理器(DSP)、可編程控制器、特定應用積體電路(ASIC)、可編程邏輯裝置(PLD)，或其類似者，或此等裝置之組合。
記憶體子系統830表示系統800之主記憶體，且為將要藉由處理器820執行之程式碼或將要在執行常式時使用的資料值提供暫時儲存。記憶體子系統830可包括一或多個記憶體裝置，諸如唯讀記憶體(ROM)、快閃記憶體、一或多個各類之隨機存取記憶體(RAM)，或其他記憶體裝置，或此等裝置之組合。記憶體子系統830尤其儲存且代管作業系統(OS)836以為系統800中之指令之執行提供軟體平台。 另外，其他指令838經儲存且自記憶體子系統830執行以提供系統800之邏輯及處理。OS 836及指令838藉由處理器820執行。記憶體子系統830包括其儲存資料、指令、程式或其他項目之記憶體裝置832。在一實施例中，記憶體子系統包括記憶體控制器834，記憶體控制器834為用以產生命令且將命令發出至記憶體裝置832之記憶體控制器。將理解，記憶體控制器834可為處理器820之實體部分。
處理器820及記憶體子系統830耦接至匯流排/匯流排系統810。匯流排810為表示藉由適當的橋接器、配接器及/或控制器連接之任何一或多個單獨的實體匯流排、通訊線/介面及/或點對點連接的抽象化。因此，匯流排810可包括例如系統匯流排、周邊組件互連(PCI)匯流排、超輸送或工業標準架構(ISA)匯流排、小電腦系統介面(SCSI)匯流排、通用串列匯流排(USB)或電機電子工程師學會(IEEE)標準1394匯流排(通常被稱為「火線」)中之一或多者。匯流排810之匯流排亦可對應於網路介面850中之介面。
系統800亦包括耦接至匯流排810之一或多個輸入/輸出(I/O)介面840、網路介面850、一或多個內部大容量儲存裝置860及周邊介面870。I/O介面840可包括使用者藉以與系統800交互之一或多個介面組件(例如，視訊、音訊，及/或文數字介接)。網路介面850向系統800提供經一或多個網路與遠端裝置(例如，伺服器、其他計算裝置)通訊之能力。網路介面850可包括乙太網路配接器、無線互連組件、USB(通用串列匯流排)，或其他基於有線或無線標準的介面 或專屬介面。
儲存體860可為或包括用於以非依電性方式儲存大量資料之任何習知媒體，諸如一或多個基於磁性、固態或光學的碟片或組合。儲存體860以永久狀態保存程式碼或指令及資料862(亦即，儘管去往系統800之電力中斷亦保持值)。儘管記憶體830為用以將指令提供至處理器820之執行或操作記憶體，但儲存體860可屬類地被視為「記憶體」。鑒於儲存體860為非依電性的，記憶體830可包括依電性記憶體(亦即，若去往系統800之電力中斷，則資料之值或狀態為不確定的)。
周邊介面870可包括上文並未特定地提及之任何硬體介面。周邊裝置一般涉及相依地連接至系統800之裝置。相依連接為系統800提供軟體及/或硬體平台所在之連接，操作在該軟體及/或硬體平台上執行，且使用者與該軟體及/或硬體平台交互。
在一實施例中，記憶體832包括三維記憶體，且記憶體子系統830包括階層存取管理器880。階層存取管理器880可表示記憶體控制器834中及/或記憶體832中之邏輯。階層存取管理器880使記憶體控制器834能夠一次一階層地自記憶體832存取資料之部分，其中記憶體832在一連串存取命令期間維持字線電壓位準。在一實施例中，存取命令為讀取命令。在一實施例中，存取命令為編程命令。在一實施例中，存取命令為驗證命令。因此，與存取命令相關聯之能量花費可經由針對記憶體之多個部分的存取操作擴 展，且對同一字線中之後續部分的存取可藉由改良之時序來執行。
圖9為行動裝置之實施例的方塊圖，在該行動裝置中，存取連續部分而並不對字線放電之三維記憶體可得以實施。裝置900表示行動計算裝置，諸如計算平板電腦、行動電話或智慧型電話、具備無線功能之電子閱讀器、可穿戴式計算裝置，或其他行動裝置。將理解，大體上展示組件中之某些，且在裝置900中未展示此裝置之所有組件。
裝置900包括處理器910，處理器910執行裝置900之主要處理操作。處理器910可包括一或多個實體裝置，諸如微處理器、應用程式處理器、微控制器、可編程邏輯裝置，或其他處理構件。藉由處理器910所執行之處理操作包括操作平台或作業系統之執行，應用程式及/或裝置功能在該操作平台或作業系統上執行。處理操作包括與藉由人類使用者或藉由其他裝置之I/O(輸入/輸出)相關的操作、與電力管理相關之操作，及/或與將裝置900連接至另一裝置相關的操作。處理操作亦可包括與音訊I/O及/或顯示器I/O相關之操作。
在一實施例中，裝置900包括音訊子系統920，音訊子系統920表示硬體(例如，音訊硬體及音訊電路)及軟體(例如，驅動器、編解碼器)組件，該等硬體及軟體組件與將音訊功能提供至計算裝置相關聯。音訊功能可包括揚聲器及/或頭戴式耳機輸出，以及麥克風輸入。用於此等功能之裝置可整合至裝置900中，或連接至裝置900。在一實施例 中，使用者藉由提供音訊命令而與裝置900互動，該等音訊命令藉由處理器910接收及處理。
顯示子系統930表示硬體(例如，顯示裝置)及軟體(例如，驅動器)組件，該等硬體及軟體組件為使用者提供視覺及/或觸覺顯示以與計算裝置互動。顯示子系統930包括顯示介面932，顯示介面932包括用以將顯示提供給使用者之特定螢幕或硬體裝置。在一實施例中，顯示介面932包括與處理器910分離之邏輯，以執行與顯示相關的至少一些處理。在一實施例中，顯示子系統930包括觸控螢幕裝置，該觸控螢幕裝置將輸出及輸入兩者提供給使用者。
I/O控制器940表示有關於與使用者互動之硬體裝置及軟體組件。I/O控制器940可操作以管理硬體，該硬體為音訊子系統920及/或顯示子系統930之部分。另外，I/O控制器940例示用於連接至裝置900之額外裝置的連接點，使用者可經由裝置900與系統互動。舉例而言，可附接至裝置900之裝置可包括麥克風裝置、揚聲器或立體聲系統、視訊系統或其他顯示裝置、鍵盤或小鍵盤裝置，或用於供特定應用程式使用的其他I/O裝置，諸如讀卡器或其他裝置。
如上文所提及，I/O控制器940可與音訊子系統920及/或顯示子系統930互動。舉例而言，經由麥克風或其他音訊裝置之輸入可為裝置900之一或多個應用程式或功能提供輸入或命令。另外，可提供音訊輸出而非顯示輸出，或除顯示輸出之外亦可提供音訊輸出。在另一實例中，若顯示子系統包括觸控螢幕，則顯示裝置亦充當輸入裝置， 該輸入裝置可至少部分地藉由I/O控制器940管理。在裝置900上亦可存在額外按鈕或開關，以提供藉由I/O控制器940所管理之I/O功能。
在一實施例中，I/O控制器940管理裝置，該等裝置諸如加速度計、攝影機、光感測器或其他環境感測器、回轉儀、全球定位系統(GPS)，或可包括於裝置900中之其他硬體。輸入可為直接使用者互動之部分，並且將環境輸入提供至系統以影響該系統之操作(諸如，針對雜訊濾波、調整用於亮度偵測之顯示器、施加用於攝影機之閃光，或其他特徵)。在一實施例中，裝置900包括電力管理950，電力管理950管理蓄電池電力使用、蓄電池之充電，及與電力節約操作相關之特徵。
記憶體子系統960包括用於儲存裝置900中之資訊的記憶體裝置962。記憶體子系統960可包括非依電性(狀態在去往記憶體裝置之電力中斷的情況下不改變)及/或依電性(狀態在去往記憶體裝置的電力中斷的情況下不確定)記憶體裝置。記憶體960可儲存應用程式資料、使用者資料、音樂、相片、文件或其他資料，以及與系統900之應用程式及功能之執行相關的系統資料(長期資料抑或暫時資料)。在一實施例中，記憶體子系統960包括記憶體控制器964(其亦可被視為系統900之控制的部分，且可能被視為處理器910之部分)。記憶體控制器964包括用以產生命令且將命令發出至記憶體裝置962之排程器。
連接性970包括硬體裝置(例如，無線及/或有線 連接器及通訊硬體)及軟體組件(例如，驅動器、協定堆疊)以使裝置900能夠與外部裝置通訊。外部裝置可為單獨裝置，諸如其他計算裝置、無線存取點或基地台，以及周邊裝置，諸如耳機、印表機或其他裝置。
連接性970可包括多個不同類型之連接性。為概括，裝置900經例示為具有蜂巢式連接性972及無線連接性974。蜂巢式連接性972一般涉及藉由無線載波所提供之蜂巢式網路連接性，諸如經由GSM(全球行動通訊系統)或變化或衍生物、CDMA(分碼多重存取)或變化或衍生物、TDM(分時多工)或變化或衍生物、LTE(長期演進-亦被稱為「4G」)或其他蜂巢式服務標準所提供的連接性。無線連接性974涉及並非蜂巢式的無線連接性，且可包括個人區域網路(諸如，藍牙)、區域網路(諸如，WiFi)，及/或廣域網路(諸如，WiMax)，或其他無線通訊。無線通訊涉及藉由經由非固體媒體的調變電磁輻射之使用進行的資料之傳送。有線通訊經由固體通訊媒體發生。
周邊連接980包括硬體介面及連接器，以及軟體組件(例如，驅動器、協定堆疊)以進行周邊連接。將理解，裝置900可為至其他計算裝置之周邊裝置(「至」982)，並且具有連接至該裝置的周邊裝置(「來自」984)。裝置900通常具有「對接」連接器以連接至其他計算裝置，以用於諸如管理(例如，下載及/或上載、改變、同步化)裝置900上之內容的目的。另外，對接連接器可允許裝置900連接至某些周邊裝置，該等周邊裝置允許裝置900控制輸出至例如視聽或 其他系統之內容。
除了專屬對接連接器或其他專屬連接硬體之外，裝置900亦可經由基於通用或標準之連接器進行周邊連接980。通用類型可包括通用串列匯流排(USB)連接器(其可包括數個不同硬體介面中之任一者)、包括迷你顯示埠(MDP)的顯示埠、高清晰度多媒體介面(HDMI)、火線或其他類型。
在一實施例中，記憶體962包括三維記憶體，且記憶體子系統960包括階層存取管理器966。階層存取管理器966可表示記憶體控制器964中及/或記憶體962中之邏輯。階層存取管理器966使記憶體控制器964能夠一次一階層地自記憶體962存取資料之部分，其中記憶體962在一連串存取命令期間維持字線電壓位準。在一實施例中，存取命令為讀取命令。在一實施例中，存取命令為編程命令。在一實施例中，存取命令為驗證命令。因此，與存取命令相關聯之能量花費可經由針對記憶體之多個部分的存取操作擴展，且對同一字線中之後續部分的存取可藉由改良之時序來執行。
在一態樣中，一種三維記憶體裝置包括：堆疊於字線之多個階層中的多個記憶體元件，每一者可藉由一位元線位址、一字線位址及一子區塊位址定址，其中二維位址包括一字線位址及一位元線位址，且一第三維度具有一子區塊選擇器，該子區塊選擇器指示該記憶體裝置中之記憶體元件的一階層之多個部分中的一者；及選擇邏輯，其 耦接至該等記憶體元件以回應於接收一第一命令而對一第一字線及一第一子區塊充電，且回應於一第二命令在不對該第一字線放電及再充電之情況下維持對該第一字線充電，該第一命令識別記憶體元件之一第一部分以藉由一第一字線位址及一第一子區塊選擇器存取，該第二命令識別記憶體元件之一第二部分以藉由該第一字線位址及一第二子區塊選擇器存取；及控制邏輯，其存取該第一部分及該第二部分以執行該第一命令及該第二命令。
在一實施例中，其中該記憶體裝置包含一個三維NAND記憶體裝置。在一實施例中，其中該第一部分及該第二部分分別包含記憶體資料之第一頁面及第二頁面。在一實施例中，其中該第一部分及該第二部分包含將要存取之一範圍之記憶體的部分。在一實施例中，其中該子區塊選擇器選擇16個子區塊中之一者。在一實施例中，其中該第一命令及該第二命令包含讀取命令。在一實施例中，其中該第一命令及該第二命令包含編程命令。在一實施例中，其中該選擇邏輯在不重設該第一字線抑或所有非選擇字線之情況下對該第一字線維持一選擇電壓且對該等非選擇字線維持一取消選取字線電壓。在一實施例中，其中針對一連續存取操作，該選擇邏輯回應於等於子區塊之一數目的數個存取命令在不對該第一字線放電及再充電之情況下維持對該第一字線充電；在於該第一字線處存取一最後子區塊之後對該第一字線放電；及回應於一後續連續存取命令而在該第一子區塊處對一第二字線充電。在一實施例中， 其中針對一連續存取操作，該選擇邏輯回應於一系列存取命令在不對該第一字線放電及再充電之情況下維持對該第一字線充電；在於該第一字線處存取一最後子區塊之後對該第一字線放電；及回應於一後續連續存取命令而在該第一子區塊處對一第二字線充電。在一實施例中，其中該第一命令及該第二命令包含讀取命令，且進一步包含：感測電路回應於第一讀取命令而在該第一部分處讀取第一位元，且回應於第二讀取命令而在該第二部分處讀取第二位元；及輸出電路將表示該等第一位元及該等第二位元之資料發送至記憶體控制器。
在一態樣中，一種用於存取一個三維記憶體裝置中之資料的記憶體控制器包括：多個硬體連接器，其耦接至該記憶體裝置，包括資料線以與該記憶體裝置交換資料及命令/位址信號線以將命令及位址發送至該記憶體裝置，其中該記憶體裝置包括多個記憶體元件，每一者可藉由一個二維位址及一第三維度定址，該二維位址包括一字線位址及一位元線位址，該第三維度具有一子區塊選擇器，該子區塊選擇器指示該記憶體裝置中之記憶體元件的一階層之多個部分中的一者；命令產生邏輯，其產生一存取命令，包括識別記憶體元件之一第一部分以藉由一第一字線位址及一第一子區塊選擇器存取的一第一命令；及I/O(輸入/輸出)電路，其經由該等命令/位址信號線將第一存取命令發送至該記憶體裝置以使該記憶體裝置回應於該第一存取命令而對一第一字線及一第一子區塊充電，且在不對該第一字 線放電及再充電之情況下維持對該第一字線充電以用於存取該第一字線供多個存取操作；及自該記憶體裝置接收資料。
在一實施例中，其中該第一部分包含記憶體資料之一第一頁面。在一實施例中，其中該命令產生邏輯產生針對記憶體資料之該第一部分的該第一命令，且識別一範圍之位址；其中該記憶體裝置針對在該所識別範圍之位址內的字線中之資料之所有部分維持對該第一字線充電。在一實施例中，其中該命令產生邏輯將產生一讀取命令。在一實施例中，其中該命令產生邏輯將產生一編程命令。在一實施例中，其中該命令產生邏輯產生一命令，該命令使該記憶體裝置回應於該一命令而執行一系列多個存取操作，其中該記憶體裝置針對對於所有存取操作而言將要存取之資料的所有部分維持對該第一字線充電。在一實施例中，其中該命令識別一第一字線及一第二字線之子區塊，且其中該命令使該記憶體裝置針對對該第一字線之子區塊的所有存取在不對該第一字線放電及再充電之情況下維持對該第一字線充電；在於該第一字線處存取一最後子區塊之後對該第一字線放電；及針對對一第二字線之子區塊的所有存取對該第二字線充電且維持對該第二字線充電。
在一態樣中，一種用於自一個三維記憶體裝置讀取資料之系統，其包含：一個三維堆疊式記憶體裝置，其儲存資料，該記憶體裝置包括多個記憶體元件，每一者可藉由一個二維位址及一第三維度定址，該二維位址包括一 字線位址及一位元線位址，該第三維度具有一子區塊選擇器，該子區塊選擇器指示該字線位址處之記憶體元件的一階層之多個部分中的一者；耦接至該記憶體裝置之一記憶體控制器，該記憶體控制器包括命令產生邏輯以產生一存取命令，包括識別記憶體元件之一第一部分以藉由一第一字線位址及一第一子區塊選擇器存取的一存取命令；該記憶體裝置處之解碼邏輯，其回應於接收該存取命令而對第一字線及第一子區塊充電，且在不對該第一字線放電及再充電之情況下維持對該第一字線充電以對該第一子區塊及該第一字線的其他子區塊執行多個存取操作來為該存取命令服務；及一觸控螢幕顯示器，其經耦接來基於自該記憶體裝置所存取之資料產生一顯示。
在一實施例中，其中該記憶體裝置包含一個三維NAND記憶體裝置。在一實施例中，其中該第一部分包含記憶體資料之一第一頁面，其中該記憶體裝置之每一字線儲存多個頁面。在一實施例中，其中該子區塊選擇器選擇16個子區塊中之一者。在一實施例中，其中該命令產生邏輯產生針對記憶體資料之該第一部分的該存取命令，且針對該存取命令識別一範圍之位址；其中該記憶體裝置針對在該所識別範圍之位址內的字線中之資料之所有部分維持對該第一字線充電。在一實施例中，其中該命令產生邏輯將產生一讀取命令。在一實施例中，其中該命令產生邏輯將產生一編程命令。在一實施例中，其中該解碼邏輯在不重設該第一字線抑或所有非選擇字線之情況下對該第一字 線維持一選擇電壓且對該等非選擇字線維持一取消選取字線電壓。在一實施例中，其中針對一連續存取操作，該解碼邏輯回應於等於子區塊之一數目的數個存取命令在不對該第一字線放電及再充電之情況下維持對該第一字線充電；在於該第一字線處存取一最後子區塊之後對該第一字線放電；及回應於一後續連續存取命令而在該第一子區塊處對一第二字線充電。在一實施例中，其中針對一連續存取操作，該解碼邏輯回應於數個存取命令在不對該第一字線放電及再充電之情況下維持對該第一字線充電；在於該第一字線處存取一最後子區塊之後對該第一字線放電；及回應於一後續連續存取命令而在該第一子區塊處對一第二字線充電。
在一態樣中，一種用於存取一個三維記憶體裝置之方法包括：自一記憶體控制器接收一或多個存取命令，其中該記憶體裝置之每一記憶體元件可以三個維度定址，其中一個二維位址包括一字線位址及一位元線位址，且一第三維度具有一子區塊選擇器，該子區塊選擇器指示該記憶體裝置中之記憶體元件的一階層之多個部分中的一者，其中該一或多個存取命令識別記憶體元件之一第一部分以藉由一第一字線位址及一第一子區塊選擇器讀取；回應於該一或多個存取命令，產生多個存取操作以在第一子區塊及一第二子區塊處存取第一字線；回應於執行該等操作而對該第一字線充電；在該第一子區塊處存取該第一字線；在不對該第一字線放電之情況下將該第一字線維持為充電 的；及在該第二子區塊處存取該第一字線。
在一實施例中，其中產生該等多個存取操作包含回應於對存取資料的包括多個部分之一區段的一請求而產生該等多個存取操作，其中每一存取操作存取一單一部分。在一實施例中，其中產生該等多個存取操作包含產生一或多個讀取操作、編程操作，或驗證操作，或一組合。
在一態樣中，一種用於存取一個三維記憶體裝置之設備包括：用於自一記憶體控制器接收一或多個存取命令之構件，其中該記憶體裝置之每一記憶體元件可以三個維度定址，其中一個二維位址包括一字線位址及一位元線位址，且一第三維度具有一子區塊選擇器，該子區塊選擇器指示該記憶體裝置中之記憶體元件的一階層之多個部分中的一者，其中該一或多個存取命令識別記憶體元件之一第一部分以藉由一第一字線位址及一第一子區塊選擇器讀取；用於回應於該一或多個存取命令而產生多個存取操作以在第一子區塊及一第二子區塊處存取第一字線之構件；用於回應於執行該等操作而對該第一字線充電之構件；用於在該第一子區塊處存取該第一字線之構件；用於在不對該第一字線放電之情況下將該第一字線維持為充電的構件；及用於在該第二子區塊處存取該第一字線之構件。
在一實施例中，其中用於產生該等多個存取操作之該構件包含用於回應於對存取資料的包括多個部分之一區段的一請求而產生該等多個存取操作的構件，其中每一存取操作存取一單一部分。在一實施例中，其中用於產生 該等多個存取操作之該構件包含用於產生一或多個讀取操作、編程操作，或驗證操作或一組合的構件。
如本文所例示之流程圖提供各種處理程序動作之序列的實例。該等流程圖可指示將要藉由軟體或韌體常式執行之操作，以及實體操作。在一實施例中，流程圖可例示有限狀態機(FSM)之狀態，該有限狀態機可以硬體及/或軟體來實施。儘管以特定順序或次序展示，但除非另有指定，否則可修改動作之次序。因此，所例示實施例應僅理解為實例，且可以不同次序執行處理程序，且可平行地執行一些動作。另外，在各種實施例中可省略一或多個動作；因此，並非所有動作在每一實施例中皆需要。其他處理程序流程係可能的。組件可經組配來執行操作或與另一組件互動。組件可經由硬體構件或經由軟體構件或組合來組配。組件可經由實體連接來組配，該等實體連接係經由電路或互連裝置提供。
在本文描述各種操作或功能之程度上，該等操作或功能可經描述或定義為軟體程式碼、指令、組態，及/或資料。內容可為可直接執行的(「物件」或「可執行」形式)、原始碼，或差分碼(「差量」或「修補」碼)。本文所述之實施例的軟體內容可經由儲存有該內容之製造物品，或經由操作通訊介面以經由通訊介面發送資料的方法來提供。機器可讀儲存媒體可使機器執行所描述之功能或操作，且包括以可藉由機器(例如，計算裝置、電子系統等)存取之形式儲存資訊的任何機制，諸如可記錄/非可記錄媒體(例如，唯 讀記憶體(ROM)、隨機存取記憶體(RAM)、磁碟儲存媒體、光學儲存媒體、快閃記憶體裝置等)。通訊介面包括介接至硬連線、無線、光學等媒體中之任一者以通訊至另一裝置的任何機制，該另一裝置諸如記憶體匯流排介面、處理器匯流排介面、網際網路連接、碟片控制器等。通訊介面可藉由提供組態參數及/或發送信號來組配，以準備通訊介面來提供描述軟體內容之資料信號。通訊介面可經由發送至通訊介面之一或多個命令或信號來存取。
本文所述之各種組件可為用於執行所描述之操作或功能的構件。本文所述之每一組件包括軟體、硬體，或此等之組合。組件可實施為軟體模組、硬體模組、專用硬體(例如，特定應用硬體、特定應用積體電路(ASIC)、數位信號處理器(DSP)等)、嵌入式控制器、硬連線電路等。
除了本文所述之內容之外，亦可在不脫離本發明之所揭示實施例及實行方案之範疇的情況下對該等實施例及實行方案進行各種修改。因此，本文之例示及實例應以例示性而非限制性意義來解釋。本發明之範疇應僅僅藉由參考下文之申請專利範圍來衡量。
100‧‧‧系統
110‧‧‧主機
112‧‧‧處理器
120‧‧‧記憶體控制器
122‧‧‧輸入緩衝器
124‧‧‧C/A(命令/位址)邏輯
130‧‧‧記憶體
132‧‧‧解碼邏輯/驅動器電路解碼邏輯
134‧‧‧三維記憶體陣列
136‧‧‧感測/輸出邏輯//資料輸出邏輯

Claims (21)

  1. 一種三維記憶體裝置，其包含：堆疊於字線之多個階層中的多個記憶體元件，每一者可藉由一位元線位址、一字線位址及一子區塊位址定址，其中二維位址包括一字線位址及一位元線位址，且一第三維度具有一子區塊選擇器，該子區塊選擇器指示該記憶體裝置中之記憶體元件的一階層之多個部分中的一者；及選擇邏輯，其耦接至該等記憶體元件以回應於接收一第一命令而對一第一字線及一第一子區塊充電，且回應於一第二命令在不對該第一字線放電及再充電之下維持對該第一字線充電，該第一命令識別記憶體元件之一第一部分以使用一第一字線位址及一第一子區塊選擇器存取，該第二命令識別記憶體元件之一第二部分以使用該第一字線位址及一第二子區塊選擇器存取；及控制邏輯，其存取該第一部分及該第二部分以執行該第一命令及該第二命令。
  2. 如請求項1之記憶體裝置，其中該記憶體裝置包含一個三維NAND記憶體裝置。
  3. 如請求項1之記憶體裝置，其中該第一部分及該第二部分分別包含記憶體資料之第一及第二頁面。
  4. 如請求項1之記憶體裝置，其中該子區塊選擇器選擇16個子區塊中之一者。
  5. 如請求項1之記憶體裝置，其中該第一及第二命令包含讀取命令，或編程命令。
  6. 如請求項1之記憶體裝置，其中該選擇邏輯在不重設該第一字線抑或所有非選擇字線之下對該第一字線維持一選擇電壓且對該等非選擇字線維持一取消選取字線電壓。
  7. 如請求項1之記憶體裝置，其中針對一連續存取操作，該選擇邏輯回應於等於子區塊之數目的數個命令在不對該第一字線放電及再充電之下維持對該第一字線充電；於存取在該第一字線之一最後子區塊之後對該第一字線放電；及回應於一後續連續存取命令而對在該第一子區塊之一第二字線充電。
  8. 如請求項1之記憶體裝置，其中該第一及第二命令包含讀取命令，且進一步包含：感測電路，回應於第一讀取命令而讀取在該第一部分之第一位元，且回應於第二讀取命令而讀取在該第二部分之第二位元；及輸出電路，將表示該等第一位元及該等第二位元之資料發送至記憶體控制器。
  9. 一種用於存取一個三維記憶體裝置中之資料的記憶體控制器，其包含：多個硬體連接器，其耦接至該記憶體裝置，包括資料線以與該記憶體裝置交換資料及命令/位址信號線以將命令及位址發送至該記憶體裝置，其中該記憶體裝置 包括多個記憶體元件，每一者可使用一個二維位址及一第三維度定址，該二維位址包括一字線位址及一位元線位址，該第三維度具有一子區塊選擇器，其指示該記憶體裝置中之記憶體元件的一階層之多個部分中的一者；命令產生邏輯，其產生一存取命令，包括一識別記憶體元件之一第一部分以使用一第一字線位址及一第一子區塊選擇器存取的第一命令；及I/O(輸入/輸出)電路，其經由該等命令/位址信號線將該第一存取命令發送至該記憶體裝置以使該記憶體裝置回應於該第一存取命令而對一第一字線及一第一子區塊充電，且在不對該第一字線放電及再充電之下維持對該第一字線充電以供多個存取操作存取該第一字線；及自該記憶體裝置接收資料。
  10. 如請求項9之記憶體控制器，其中該第一部分包含記憶體資料之一第一頁面。
  11. 如請求項9之記憶體控制器，其中該命令產生邏輯產生針對記憶體資料之該第一部分的該第一命令，且識別一範圍之位址；其中該記憶體裝置針對在該所識別範圍之位址內的字線中之資料之所有部分維持對該第一字線充電。
  12. 如請求項9之記憶體控制器，其中該命令產生邏輯產生一讀取命令，或一編程命令。
  13. 如請求項9之記憶體控制器，其中該命令產生邏輯產生 一命令，該命令使該記憶體裝置回應於該一命令而執行一系列多個存取操作，其中該記憶體裝置對於所有存取操作將要存取之資料的所有部分維持對該第一字線充電。
  14. 如請求項9之記憶體控制器，其中該命令識別一第一及一第二字線之子區塊，且其中該命令使該記憶體裝置針對所有對該第一字線之子區塊的存取在不對該第一字線放電及再充電之下維持對該第一字線充電；於該第一字線存取一最後子區塊之後對該第一字線放電；及對一第二字線充電且針對該第二字線之子區塊的所有存取維持對該第二字線充電。
  15. 一種用於自一個三維記憶體裝置讀取資料之系統，其包含：一個三維堆疊式記憶體裝置用以儲存資料，該記憶體裝置包括多個記憶體元件，每一者可使用一個二維位址及一第三維度定址，該二維位址包括一字線位址及一位元線位址，該第三維度具有一子區塊選擇器，，其指示在該字線位址之記憶體元件的一階層之多個部分中的一者；耦接至該記憶體裝置之一記憶體控制器，該記憶體控制器包括命令產生邏輯以產生一存取命令，包括一識別記憶體元件之一第一部分以使用一第一字線位址及一第一子區塊選擇器存取的存取命令；在該記憶體裝置之解碼邏輯，其回應於接收該存取 命令而對第一字線及第一子區塊充電，且在不對該第一字線放電及再充電之情況下維持對該第一字線充電以對該第一子區塊及該第一字線的其他子區塊執行多個存取操作來為該存取命令服務；及一觸控螢幕顯示器，其經耦接來產生基於自該記憶體裝置所存取之資料的一顯示。
  16. 如請求項15之系統，其中該第一部分包含記憶體資料之一第一頁面，其中該記憶體裝置之每一字線儲存多個頁面。
  17. 如請求項15之系統，其中該命令產生邏輯產生針對記憶體資料之該第一部分的該存取命令，且針對該存取命令識別一範圍之位址；其中該記憶體裝置針對在該所識別範圍之位址內的字線中之資料之所有部分維持對該第一字線充電。
  18. 如請求項15之系統，其中該命令產生邏輯產生一讀取命令，或一編程命令。
  19. 一種用於存取一個三維記憶體裝置之方法，其包含：自一記憶體控制器接收一或多個存取命令，其中該記憶體裝置之每一記憶體元件可以三個維度定址，其中一個二維位址包括一字線位址及一位元線位址，且一第三維度具有一子區塊選擇器，其指示該記憶體裝置中之記憶體元件的一階層之多個部分中的一者，其中該一或多個存取命令識別記憶體元件之一第一部分以使用一第一字線位址及一第一子區塊選擇器讀取； 回應於該一或多個存取命令，產生多個存取操作以在第一子區塊及一第二子區塊存取第一字線；回應於執行該等操作而對該第一字線充電；在該第一子區塊存取該第一字線；在不對該第一字線放電之下將該第一字線維持為充電的；及在該第二子區塊存取該第一字線。
  20. 如請求項19之方法，其中產生該等多個存取操作包含回應於對存取資料的包括多個部分之一區段的一請求而產生該等多個存取操作，其中每一存取操作存取一單一部分。
  21. 如請求項19之方法，其中產生該等多個存取操作包含產生一或多個讀取操作、編程操作，或驗證操作，或一組合。
TW104139687A 2014-12-27 2015-11-27 用於對三維記憶體存取操作之階層模式 TWI603256B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/583,626 US10310734B2 (en) 2014-12-27 2014-12-27 Tier mode for access operations to 3D memory

Publications (2)

Publication Number Publication Date
TW201640321A true TW201640321A (zh) 2016-11-16
TWI603256B TWI603256B (zh) 2017-10-21

Family

ID=56151373

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104139687A TWI603256B (zh) 2014-12-27 2015-11-27 用於對三維記憶體存取操作之階層模式

Country Status (5)

Country Link
US (1) US10310734B2 (zh)
JP (1) JP6743010B2 (zh)
KR (1) KR102484069B1 (zh)
TW (1) TWI603256B (zh)
WO (1) WO2016105858A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI671760B (zh) * 2018-07-24 2019-09-11 旺宏電子股份有限公司 記憶體電路以及用於操作三維交叉點記憶體陣列的方法
TWI760970B (zh) * 2020-12-14 2022-04-11 瑞昱半導體股份有限公司 具有記憶體共享機制的無線通訊裝置及其記憶體共享方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11467769B2 (en) 2015-09-28 2022-10-11 Sandisk Technologies Llc Managed fetching and execution of commands from submission queues
US10073790B2 (en) * 2015-12-03 2018-09-11 Samsung Electronics Co., Ltd. Electronic system with memory management mechanism and method of operation thereof
US9779819B1 (en) 2016-06-24 2017-10-03 Micron Technology, Inc. Connecting memory cells to a data line sequentially while applying a program voltage to the memory cells
DE112016007114T5 (de) * 2016-08-03 2019-04-25 Motorola Solutions, Inc. Verfahren und Vorrichtung zum Ausbilden eines Netzwerks
GB2563473B (en) 2017-06-15 2019-10-02 Accelercomm Ltd Polar coder with logical three-dimensional memory, communication unit, integrated circuit and method therefor
KR102319189B1 (ko) * 2017-06-21 2021-10-28 삼성전자주식회사 스토리지 장치, 이를 포함하는 스토리지 시스템 및 스토리지 장치의 동작 방법
US10497447B2 (en) * 2017-06-29 2019-12-03 SK Hynix Inc. Memory device capable of supporting multiple read operations
KR102653852B1 (ko) * 2019-05-07 2024-04-02 에스케이하이닉스 주식회사 컨트롤러, 메모리 시스템 및 그것의 동작 방법
US11393546B2 (en) 2019-07-19 2022-07-19 Silicon Storage Technology, Inc. Testing circuitry and methods for analog neural memory in artificial neural network
US20220319620A1 (en) * 2019-09-12 2022-10-06 Silicon Storage Technology, Inc. Testing of analog neural memory cells in an artificial neural network
US11126369B1 (en) 2020-02-28 2021-09-21 Western Digital Technologies, Inc. Data storage with improved suspend resume performance
US20210272619A1 (en) * 2020-02-28 2021-09-02 Western Digital Technologies, Inc. Data Storage With Improved Read Performance By Avoiding Line Discharge
KR20220122845A (ko) * 2021-02-26 2022-09-05 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법, 그리고 불휘발성 메모리 장치를 포함하는 전자 장치
TWI822051B (zh) * 2022-05-23 2023-11-11 旺宏電子股份有限公司 三維記憶體裝置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6618295B2 (en) * 2001-03-21 2003-09-09 Matrix Semiconductor, Inc. Method and apparatus for biasing selected and unselected array lines when writing a memory array
KR100418522B1 (ko) * 2001-06-11 2004-02-14 삼성전자주식회사 이동가능한 스페어 메모리 어레이 어드레스를 갖는 불휘발성 반도체 메모리 장치 및 그에 따른 리드방법
JP4421957B2 (ja) * 2004-06-29 2010-02-24 日本電気株式会社 ３次元半導体装置
US8027209B2 (en) 2008-10-06 2011-09-27 Sandisk 3D, Llc Continuous programming of non-volatile memory
US8105867B2 (en) * 2008-11-18 2012-01-31 Sandisk 3D Llc Self-aligned three-dimensional non-volatile memory fabrication
KR101662821B1 (ko) 2010-06-16 2016-10-05 삼성전자주식회사 멀티-페이지 프로그램 방법, 그것을 이용한 불 휘발성 메모리 장치, 그리고 그것을 포함한 데이터 저장 시스템
WO2013043182A1 (en) 2011-09-22 2013-03-28 Intel Corporation Nand memory array with mismatched cell and bitline pitch
US8947934B2 (en) * 2011-12-29 2015-02-03 Micron Technology, Inc. Sharing local control lines across multiple planes in a memory device
CN104205230B (zh) * 2012-03-29 2017-03-01 英特尔公司 使用非易失性存储器的多频闪读取来获得状态置信度数据的方法和***
US10541029B2 (en) 2012-08-01 2020-01-21 Micron Technology, Inc. Partial block memory operations
US8902650B2 (en) 2012-08-30 2014-12-02 Micron Technology, Inc. Memory devices and operating methods for a memory device
JP2014063555A (ja) * 2012-09-24 2014-04-10 Toshiba Corp 不揮発性半導体記憶装置、及びその制御方法
US9318199B2 (en) * 2012-10-26 2016-04-19 Micron Technology, Inc. Partial page memory operations
US8995195B2 (en) * 2013-02-12 2015-03-31 Sandisk Technologies Inc. Fast-reading NAND flash memory
US9001584B2 (en) 2013-02-28 2015-04-07 Micron Technology, Inc. Sub-block decoding in 3D memory
KR102037926B1 (ko) * 2013-04-10 2019-10-29 세메스 주식회사 반도체 패키지 검사용 온도 제어 장치
US8982626B2 (en) 2013-06-05 2015-03-17 Sandisk Technologies Inc. Program and read operations for 3D non-volatile memory based on memory hole diameter
US9536600B2 (en) * 2014-10-22 2017-01-03 International Business Machines Corporation Simultaneous multi-page commands for non-volatile memories
KR20160061704A (ko) * 2014-11-24 2016-06-01 삼성전자주식회사 페이지 상태 알림 기능이 있는 메모리 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI671760B (zh) * 2018-07-24 2019-09-11 旺宏電子股份有限公司 記憶體電路以及用於操作三維交叉點記憶體陣列的方法
TWI760970B (zh) * 2020-12-14 2022-04-11 瑞昱半導體股份有限公司 具有記憶體共享機制的無線通訊裝置及其記憶體共享方法
US11558134B2 (en) 2020-12-14 2023-01-17 Realtek Semiconductor Corporation Wireless communication apparatus having memory sharing mechanism and memory sharing method of the same

Also Published As

Publication number Publication date
TWI603256B (zh) 2017-10-21
JP2018501598A (ja) 2018-01-18
WO2016105858A1 (en) 2016-06-30
WO2016105858A9 (en) 2016-08-18
US20160188210A1 (en) 2016-06-30
US10310734B2 (en) 2019-06-04
JP6743010B2 (ja) 2020-08-19
KR20170101199A (ko) 2017-09-05
KR102484069B1 (ko) 2023-01-03

Similar Documents

Publication Publication Date Title
TWI603256B (zh) 用於對三維記憶體存取操作之階層模式
CN107967121B (zh) 数据写入方法和存储设备
KR101684104B1 (ko) 멀티스테이지 메모리 셀 판독
US8254172B1 (en) Wear leveling non-volatile semiconductor memory based on erase times and program times
TWI500040B (zh) 快閃記憶體控制器
US9891838B2 (en) Method of operating a memory system having a meta data manager
US10649692B2 (en) Storage device, system including the same and method of operating the same
US10725902B2 (en) Methods for scheduling read commands and apparatuses using the same
KR101899231B1 (ko) 메모리로의 전력 이용가능성 정보 제공
KR102526608B1 (ko) 전자 장치 및 그것의 동작 방법
KR20160087224A (ko) 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
US10346052B2 (en) Memory system with priority processing and operating method thereof
US20140173173A1 (en) Method, device, and system including configurable bit-per-cell capability
KR20210098717A (ko) 컨트롤러, 컨트롤러의 동작 방법 및 이를 포함하는 저장 장치
KR20190083148A (ko) 데이터 저장 장치 및 그것의 동작 방법 및 그것을 포함하는 데이터 처리 시스템
KR20210087350A (ko) 저장 장치 및 이의 동작 방법
KR20190125026A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20190019543A (ko) 데이터 저장 장치 및 그것의 동작 방법
CN112185440A (zh) 存储器接口、数据存储设备及其操作方法
JP2021522567A (ja) カウンタ更新動作のための装置及び方法
US11455186B2 (en) Controller and memory system having the same
US20190079698A1 (en) Storage device temporarily suspending internal operation to provide short read response time for read request from host
US20200042251A1 (en) Memory system and method of operating the same
KR102106588B1 (ko) 반도체 메모리 장치 및 그것을 포함하는 데이터 저장 장치
KR20220076803A (ko) 데이터 저장 장치 및 그것의 동작 방법