TW201635474A - 半導體裝置 - Google Patents

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Masaru Izumisawa
Hiroshi Ishibashi
Hiroshi Ohta
Hidekazu Saeki
Takashi Okuhata
Syotaro Ono
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Toshiba Kk
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Abstract

實施形態之半導體裝置具有第1導電型之第1半導體區域、第2導電型之第2半導體區域、第1導電型之第3半導體區域、第1電極、第1絕緣層、及第2電極。第1半導體區域具有第1區域與第2區域。第2區域設置於第1區域之周圍。第2半導體區域設置於第1半導體區域上。第3半導體區域設置於第1半導體區域上。第1電極設置於第3半導體區域上。第1電極與第3半導體區域電性連接。第1絕緣層設置於第1電極上。第2電極設置於第2半導體區域上。第2電極與第2半導體區域電性連接。第2電極之一部分位於第1絕緣層上。

Description

半導體裝置 [相關申請案]
本申請案享有以日本專利申請案2015-52245號(申請日：2015年3月16日)為基礎申請案之優先權。本申請案藉由參照此基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體裝置。
於電力控制等用途中所使用之二極體或MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效應電晶體)、IGBT(Insulated Gate Bipolar Transistor，絕緣閘雙極電晶體)等半導體裝置中，為了提高耐壓而於元件區域之周圍設置終端區域。存在如下情形：於終端區域之陰極側，為了抑制自元件區域擴展之空乏層到達半導體裝置之外緣，而設置具有與陽極電極之電位大致相等之電位之半導體區域、及連接於此半導體區域之電極。於此情形時，由於連接於半導體區域之電極與陰極電極之間之距離較短，因此該些電極之間之電場強度變高。
另一方面，於半導體裝置之使用時或可靠性測試中，因施加至半導體裝置之熱及電壓，而導致密封樹脂等半導體裝置外部之材料中所包含之離子移動至設置於該些電極之間之絕緣部。此時，若電極間之電場強度較高，則移動至絕緣部之離子於絕緣部之內部極化。從而存在如下情形：因離子於絕緣部之內部極化而導致半導體區域中之電 場分佈受到影響，從而半導體裝置之耐壓劣化。
因此，於在終端區域具有半導體區域、及連接於該半導體區域之電極之半導體裝置中，需要可抑制耐壓之變動之技術。
本發明之實施形態提供一種能夠抑制終端區域中之耐壓之變動之半導體裝置。
實施形態之半導體裝置具有第1導電型之第1半導體區域、第2導電型之第2半導體區域、第1導電型之第3半導體區域、第1電極、第1絕緣層、及第2電極。
第1半導體區域具有第1區域與第2區域。第2區域設置於第1區域之周圍。
第2半導體區域設置於第1半導體區域上。
第3半導體區域設置於第1半導體區域上。
第1電極設置於第3半導體區域上。第1電極與第3半導體區域電性連接。
第1絕緣層設置於第1電極上。
第2電極設置於第2半導體區域上。第2電極與第2半導體區域電性連接。第2電極之一部分位於第1絕緣層上。
1‧‧‧n+型汲極區域
1a‧‧‧n型半導體區域
2‧‧‧n-型半導體區域
3‧‧‧p型基極區域
4‧‧‧n+型源極區域
5‧‧‧n+型半導體區域
7‧‧‧p-型半導體區域
8‧‧‧p+型集極區域
10‧‧‧閘極絕緣層
11‧‧‧閘極電極
12‧‧‧連接部
13‧‧‧場板電極
23‧‧‧絕緣層
25‧‧‧絕緣層
30‧‧‧汲極電極
31‧‧‧源極電極
31a‧‧‧第1部分
33‧‧‧電極
33a‧‧‧第1部分
33b‧‧‧第2部分
35‧‧‧電極
37‧‧‧電極
100‧‧‧半導體裝置
200‧‧‧半導體裝置
300‧‧‧半導體裝置
311‧‧‧第1源極電極層
312‧‧‧第2源極電極層
313‧‧‧連接部
371‧‧‧第1電極層
372‧‧‧第2電極層
373‧‧‧連接部
400‧‧‧半導體裝置
500‧‧‧半導體裝置
D1‧‧‧電極35之元件區域R1側之端部與閘極電極11之間之X方向上之距離
D2‧‧‧n+型半導體區域5與閘極電極11之間之X方向上之距離
D3‧‧‧電極33之元件區域R1側之端部與閘極電極11之間之X方向上之距離
D4‧‧‧第2源極電極層312與電極33之間之最短之距離
D5‧‧‧第1源極電極層311與電極33之間之最短之距離
D7‧‧‧第2源極電極層312與電極33之間之最短之距離
D8‧‧‧第1源極電極層311與電極33之間之最短之距離
L1‧‧‧第1部分33a之Z方向之長度
L2‧‧‧第2部分33b之Z方向之長度
R1‧‧‧元件區域
R2‧‧‧終端區域
S‧‧‧半導體層
S1‧‧‧表面
S2‧‧‧背面
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
圖1係表示第1實施形態之半導體裝置之俯視圖。
圖2係圖1之A-A'剖視圖。
圖3係圖1之B-B'剖視圖。
圖4係圖1之C-C'剖視圖。
圖5係圖1之D-D'剖視圖。
圖6係表示第2實施形態之半導體裝置之俯視圖。
圖7係圖6之A-A'剖視圖。
圖8係表示第3實施形態之半導體裝置之俯視圖。
圖9係圖8之A-A'剖視圖。
圖10係表示第4實施形態之半導體裝置之一部分之剖視圖。
圖11係表示第5實施形態之半導體裝置之俯視圖。
圖12係圖11之A-A'剖視圖。
以下，一面參照附圖一面對本發明之各實施形態進行說明。
附圖為模式圖或概念圖，各部分之厚度與寬度之關係、部分之間之大小之比率等未必與實際情況相同。即便於表示相同部分之情形時，亦存在相互之尺寸或比率根據附圖而不同地表示之情形。
於本申請案之說明書與各圖中，對與已說明之要素相同之要素標註相同之符號，並適當省略詳細之說明。
於各實施形態之說明中，使用XYZ正交座標系。將與半導體層S之主面平行之方向、且相互正交之2個方向設為X方向(第3方向)及Y方向(第2方向)，將與該些X方向及Y方向之兩者正交之方向設為Z方向(第1方向)。
於以下之說明中，n+、n、n-及p+、p、p-之記載係表示各導電型之雜質濃度之相對性之高低。即，n+表示n型之雜質濃度相對高於n，n-表示n型之雜質濃度相對低於n。p+表示p型之雜質濃度相對高於p，p-表示p型之雜質濃度相對低於p。
亦可針對以下所說明之各實施形態，使各半導體區域之p型與n型反轉而實施各實施形態。
(第1實施形態)
使用圖1~圖5對第1實施形態之半導體裝置100進行說明。
圖1係表示第1實施形態之半導體裝置100之俯視圖。
圖2係圖1之A-A'剖視圖。
圖3係圖1之B-B'剖視圖。
圖4係圖1之C-C'剖視圖。
圖5係圖1之D-D'剖視圖。
於圖1中，用虛線表示複數個閘極電極11之一部分。
第1實施形態之半導體裝置100例如為MOSFET。
第1實施形態之半導體裝置100具有n+型汲極區域1、n-型半導體區域2(第1導電型之第1半導體區域)、p型基極區域3(第2導電型之第2半導體區域)、n+型源極區域4(第1導電型之第5半導體區域)、n+型半導體區域5(第1導電型之第3半導體區域)、閘極絕緣層10、閘極電極11、場板電極13、絕緣層23、絕緣層25(第1絕緣層)、汲極電極30、源極電極31(第2電極)、電極33(第1電極)、電極35、及電極37。
半導體層S具有表面S1與背面S2。源極電極31設置於半導體層S之表面S1側，汲極電極30設置於半導體層S之背面S2側。
圖1所示之二點鏈線之內側之區域為形成有包含p型基極區域3及n+型源極區域4、閘極電極11等之MOSFET之元件區域R1(第1區域)。
另一方面，圖1所示之二點鏈線之外側之區域為不包含MOSFET之終端區域R2(第2區域)。如圖1所示，終端區域R2設置於元件區域R1之周圍。
如圖2所示，n+型汲極區域1設置於半導體層S之背面S2側。n+型汲極區域1設置於元件區域R1及終端區域R2之兩者。n+型汲極區域1與汲極電極30電性連接。
n-型半導體區域2於元件區域R1及終端區域R2設置於n+型汲極區域1上。
p型基極區域3於元件區域R1中選擇性地設置於n-型半導體區域2上。p型基極區域3例如於X方向上設置有複數個，各個p型基極區域3沿Y方向延伸。
n+型源極區域4於半導體層S之表面S1部分選擇性地設置於p型基極區域3上。n+型源極區域4於X方向上設置有複數個，各個n+型源極區域4沿Y方向延伸。
於元件區域R1中，於表面S1上設置有閘極電極11。閘極電極11於X方向上設置有複數個。各個閘極電極11隔著閘極絕緣層10而與n-型半導體區域2之一部分、p型基極區域3、及n+型源極區域4之一部分對向。
於表面S1上設置有源極電極31。p型基極區域3及n+型源極區域4與源極電極31電性連接。於閘極電極11與源極電極31之間設置有絕緣層，閘極電極11與源極電極31電性分離。
於對汲極電極30施加有相對於源極電極31為正之電壓之狀態下，對閘極電極11施加閾值以上之電壓，由此MOSFET成為導通狀態。此時，於p型基極區域3之閘極絕緣層10附近之區域形成通道(反轉層)。
於終端區域R2之表面S1上設置有場板電極13。場板電極13被絕緣層23包圍，而與閘極電極11、汲極電極30、及源極電極31電性分離。
對場板電極13施加例如相對於n-型半導體區域2為負之電壓。藉由對場板電極13施加電壓，而使複數個p型基極區域3周圍之n-型半導體區域2空乏化。
於終端區域R2中，於n-型半導體區域2上以包圍元件區域R1之方式設置有n+型半導體區域5。
電極33以包圍元件區域R1之方式設置於n+型半導體區域5上，且與n+型半導體區域5電性連接。
例如，如圖2所示，電極33包含第1部分33a與第2部分33b。第1部分33a設置於絕緣層23上，第2部分33b設置於n+型半導體區域5上。因 此，第1部分33a之Z方向之長度L1短於第2部分33b之Z方向之長度L2。
電極35係以包圍元件區域R1之方式設置。具體而言，電極35包圍閘極電極11與源極電極31之一部分，且被電極33包圍。於Z方向上，電極35之一部分設置於n+型半導體區域5與第1部分33a之間，電極35之另一部分設置於n-型半導體區域2與第1部分33a之間。
此處，將電極35之元件區域R1側之端部與閘極電極11之間之X方向上之距離設為D1，將n+型半導體區域5與閘極電極11之間之X方向上之距離設為D2，且將電極33之元件區域R1側之端部與閘極電極11之間之X方向上之距離設為D3。
第1部分33a之一部分相對於電極35、第2部分33b、及n+型半導體區域5係設置於元件區域R1側。電極35之一部分相對於n+型半導體區域5係設置於元件區域R1側。
因此，如圖2所示，距離D1長於距離D3，且短於距離D2。
n+型半導體區域5具有與n+型汲極區域1之電位大致相同之電位。 因此，連接於n+型半導體區域5之電極33及電極35亦具有與n+型汲極區域1之電位大致相同之電位。電極35亦可電性浮動。即便於此情形時，由於電極35與n+型半導體區域5接近地設置，因此電極35之電位與n+型汲極區域1之電位大致相同。
源極電極31例如具有第1源極電極層311、第2源極電極層312、及連接部313。第2源極電極層312經由連接部313而與第1源極電極層311電性連接。
第1源極電極層311設置於表面S1上。於X方向及Y方向上，於第1源極電極層311之一部分與第2部分33b之間設置有絕緣層23。於第1源極電極層311、絕緣層23、及電極33上設置有絕緣層25，第2源極電極層312設置於絕緣層25上。
連接部313可為設置於第1源極電極層311與第2源極電極層312之間且沿X-Y面擴展之導電層。設置連接部313之位置能夠於第1源極電極層311與第2源極電極層312之間適當地變更。
第2源極電極層312具有設置於終端區域R2之第1部分31a。第1部分31a位於電極33上。具體而言，第1部分31a之一部分於Z方向上隔著絕緣層25而與第2部分33b之至少一部分及第1部分33a重疊。第1部分31a沿X-Y面設置為環狀。
如圖2所示，第2源極電極層312與電極33之間之最短之距離D4，例如短於第1源極電極層311與電極33之間之最短之距離D5。
如圖3所示，閘極電極11經由連接部12而連接於電極37。電極37例如具有第1電極層371、第2電極層372、及連接部373。第2電極層372經由連接部373而與第1電極層371電性連接。電極37作為閘極墊而發揮功能，對複數個閘極電極11供給共通之閘極電位。
連接部373可為設置於第1電極層371與第2電極層372之間且沿X-Y面擴展之導電層。設置連接部373之位置能夠於第1電極層371與第2電極層372之間適當變更。
於電極37與p型半導體區域3之間設置有絕緣層，電極37與設置於半導體層S中之各半導體區域電性分離。
於X方向及Y方向上，於第1電極層371與第1源極電極層311之間設置有絕緣層25。第2電極層372於X方向及Y方向上，與第1源極電極層311隔著間隙而並列。或，亦可於第2電極層372與第1源極電極層311之間設置未圖示之絕緣層。
半導體層S之主成分例如為矽。半導體層S之主成分亦可為碳化矽、氮化鎵、或砷化鎵等。
針對閘極電極11、場板電極13、及電極35，例如使用多晶矽。
針對汲極電極30、源極電極31、及電極33，例如使用鋁、鎳、 銅、或鈦等金屬。
針對閘極絕緣層10、絕緣層23、及絕緣層25，例如使用氧化矽。亦可針對絕緣層23及絕緣層25，使用其他半導體材料之氧化物或金屬材料之氧化物。
接下來，對本實施形態之作用及效果進行說明。
於本實施形態中，於設置於終端區域R2之電極33上設置有絕緣層25，於此絕緣層25上設置有源極電極31之一部分。藉由採用這種構成，而能夠抑制終端區域中之耐壓之變動。
作為比較例，對源極電極31不具有第2源極電極層312及連接部313之情形進行說明。於此情形時，於源極電極31與電極33之間，於X方向及Y方向上產生電場。進而，由於電極33之一部分較n+型半導體區域5及電極35設置於更靠元件區域R1側，因此電極33與源極電極31之間之距離變短，從而電極33與源極電極31之間之電場強度變高。
若電極33與源極電極31之間之電場強度變高，則移動至配置於該些電極之間之絕緣部之離子沿電場方向極化。此時，離子極化之方向為與於半導體裝置中自元件區域R1朝向終端區域R2產生電位之梯度的方向相同之方向。因此，此極化對半導體層S中之電位之分佈(等電位線之擴展)造成影響，從而半導體裝置之耐壓有可能變動。
根據本實施形態，由於在絕緣層25上設置有源極電極31之一部分，因此能夠使於電極33與源極電極31之間產生之電場之方向相對於X方向及Y方向而朝向Z方向傾斜。即，可增大電場方向相對於X方向及Y方向之斜率。因此，即便於在電極33與源極電極31之間之絕緣部產生離子之極化之情形時，亦可降低因極化而半導體裝置之耐壓受到之影響。
此時，藉由使源極電極31之該一部分與電極33之至少一部分於Z方向上隔著絕緣層25而重疊，而能夠使於電極33與源極電極31之間產 生之電場之方向更朝向Z方向。即，可進而增大電場方向相對於X方向及Y方向之斜率。其結果，可進而降低於電極33與源極電極31之間之絕緣部產生之離子之極化對半導體裝置之耐壓造成之影響。
藉由使第2源極電極層312與電極33之間之最短之距離D7短於第1源極電極層311與電極33之間之最短之距離D8，而能夠使於電極33與源極電極31之間產生之電場之方向更適當地朝向Z方向。
(第2實施形態)
使用圖6及圖7對第2實施形態之半導體裝置200進行說明。
圖6係表示第2實施形態之半導體裝置200之俯視圖。
圖7係圖6之A-A'剖視圖。
於圖6中，用虛線表示閘極電極11之一部分、與p型半導體區域6。
半導體裝置200於與半導體裝置100之比較中，例如於不具備場板電極13而具備p型半導體區域6之方面不同。
如圖6所示，p型半導體區域6於終端區域R2中設置為環狀。p型半導體區域6例如設置有複數個，一p型半導體區域6被另一p型半導體區域6包圍。
如圖6及圖7所示，複數個p型基極區域3及複數個n+型源極區域4被p型半導體區域6包圍。p型半導體區域6被n+型半導體區域5包圍。 圖6所示之p型半導體區域6之數量為一例，p型半導體區域6之數量可較此數量多，亦可較此數量少。
藉由設置p型半導體區域6，而使空乏層自n-型半導體區域2與p型半導體區域6之接合面擴展。因此，能夠抑制複數個p型基極區域3中於X方向或Y方向上位於端部之p型基極區域3中之電場集中。
另一方面，藉由設置有p型半導體區域6，而於終端區域R2之表面S1側，局部地顯現電場強度較高之部分。若沿電極33與源極電極31 之間之電場移動之離子被藉由p型半導體區域6產生之電場吸引，則終端區域R2中之電位之分佈不穩定，從而半導體裝置之耐壓容易變動。
根據本實施形態，能夠使於電極33與源極電極31之間產生之電場之方向相對於X方向及Y方向而朝向Z方向傾斜。因此，本實施形態於半導體裝置具備p型半導體區域6之情形時尤其有效。藉由將本實施形態應用於具備p型半導體區域6之半導體裝置，能夠一面提高耐壓，一面抑制耐壓之變動。
(第3實施形態)
使用圖8及圖9對第3實施形態之半導體裝置300進行說明。
圖8係表示第3實施形態之半導體裝置300之俯視圖。
圖9係圖8之A-A'剖視圖。
於圖8中，為了說明半導體裝置200之構造，而用虛線表示設置有p-型半導體區域7之位置之一部分。
半導體裝置300於與半導體裝置100之比較下，例如，於不具備場板電極13而具備p-型半導體區域7之方面不同。
例如，如圖8所示，p-型半導體區域7於X方向上設置有複數個。 各個p-型半導體區域7例如沿閘極電極11於Y方向上延伸。p-型半導體區域7之一部分設置於終端區域R2。
p-型半導體區域7並不限定於圖8所示之例，例如亦可為於Y方向上設置有複數個，各個p-型半導體區域7沿X方向延伸。或，p-型半導體區域7亦可於X方向及Y方向上設置有複數個。或，p-型半導體區域7亦可環狀地設置有複數個。
如圖9所示，p-型半導體區域7於半導體層S中設置有複數個。複數個p-型半導體區域7之一部分設置於元件區域R1，複數個p型半導體區域之另一部分設置於終端區域R2。
於元件區域R1中，於p-型半導體區域7上設置有p型基極區域3。於終端區域R2中，絕緣層23及25位於p-型半導體區域7上。
p-型半導體區域7之雜質濃度例如以p-型半導體區域7中所包含之p型雜質之總量與位於p-型半導體區域7之間之n-型半導體區域2a中所包含之n型雜質之總量相等之方式設定。n-型半導體區域2a與p-型半導體區域7構成超接面構造。
於MOSFET為斷開狀態，且相對於源極電極31之電位而對汲極電極30施加正電位時，空乏層自n-型半導體區域2a與p-型半導體區域7之pn接合面擴展。由於n-型半導體區域2a及p-型半導體區域7於相對於n-型半導體區域2a與p-型半導體區域7之接合面垂直之方向上空乏化，從而抑制相對於n-型半導體區域2a與p-型半導體區域7之接合面平行之方向之電場集中，因此獲得較高之耐壓。
然而，於設置有p-型半導體區域7之情形時，終端區域R2之表面S1側之電場強度較不設置p-型半導體區域7之情形高。因此，因電極33與源極電極31之間之電場而終端區域R2中之電位之分佈不穩定，半導體裝置之耐壓容易變動。
根據本實施形態，能夠使於電極33與源極電極31之間產生之電場之方向相對於X方向及Y方向而向Z方向傾斜。因此，本實施形態於半導體裝置具備p-型半導體區域7之情形時尤其有效。藉由將本實施形態應用於具備p-型半導體區域7之半導體裝置，而能夠一面提高耐壓一面抑制耐壓之變動。
以上，以於半導體層S上形成有閘極電極11之平面型MOSFET為例，對本發明之第1實施形態至第3實施形態進行了說明。然而，該些實施形態並不限定於平面型MOSFET，亦可應用於閘極電極11設置於半導體層S中之溝槽型MOSFET。
(第4實施形態)
使用圖10對第4實施形態之半導體裝置400進行說明。
圖10係表示第4實施形態之半導體裝置400之一部分之剖視圖。
第4實施形態之半導體裝置400例如為IGBT。
第4實施形態之半導體裝置400具有p+型集極區域8、n型半導體區域1a、n-型半導體區域2(第1導電型之第1半導體區域)、p型基極區域3(第2導電型之第2半導體區域)、n+型發射區域4(第5半導體區域)、n+型半導體區域5(第3半導體區域)、閘極絕緣層10、閘極電極11、絕緣層23、絕緣層25(第1絕緣層)、集極電極30、發射極電極31(第2電極)、電極33(第1電極)、電極35、及電極37(第3電極)。
半導體裝置400於與半導體裝置100之比較中，於還具備p+型集極區域8，且作為IGBT發揮功能之方面不同。於半導體裝置400中，電極31為發射極電極，電極30為集極電極。
於p+型集極區域8與n-型半導體區域2之間，例如代替半導體裝置100中之n+型半導體區域1，而設置有n型半導體區域1a。n型半導體區域1a會作為緩衝區域發揮功能。
根據本實施形態，能夠於IGBT中，抑制由於電極33與發射極電極31之間產生之電場所致之耐壓之變動。
(第5實施形態)
使用圖11及圖12對第5實施形態之半導體裝置500進行說明。
圖11係表示第5實施形態之半導體裝置500之俯視圖。
圖12係圖11之A-A'剖視圖。
第5實施形態之半導體裝置500例如為二極體。
第5實施形態之半導體裝置500具有n+型半導體區域1、n-型半導體區域2(第1導電型之第1半導體區域)、p型半導體區域3(第2導電型之第2半導體區域)、p+型半導體區域9、n+型半導體區域5(第3半導體區域)、絕緣層23、絕緣層25(第1絕緣層)、陽極電極30、陰極電極31(第 2電極)、電極33(第1電極)、及電極35。
於半導體裝置500中，電極31為陰極電極，電極30為陽極電極。 如圖11所示，陰極電極31設置於元件區域R1及終端區域R2。
如圖12所示，於元件區域R1中，於n-型半導體區域2上設置有p型半導體區域3。於p型半導體區域3上，例如選擇性地設置有p+型半導體區域9。p+型半導體區域9亦可設置於p型半導體區域3之整個表面上。
p+型半導體區域9貫通p型半導體區域3，p+型半導體區域9之一部分亦可到達n-型半導體區域2。即，亦可為p+型半導體區域9之一部分被p型半導體區域3包圍，且p+型半導體區域9之另一部分被n-型半導體區域2包圍。
p型半導體區域3及p+型半導體區域9與陰極電極31電性連接。關於陰極電極31之構造，能夠採用與第1實施形態中說明之源極電極31相同之構造。關於其他之例如電極33及電極35之構造，亦能夠採用與第1實施形態中說明之構造相同之構造。n+型半導體區域5、電極33、及電極35與第1實施形態同樣地具有與陽極電極30之電位大致相同之電位。
即便於本實施形態中，亦可與第1實施形態同樣地抑制因於電極33與陰極電極31之間產生之電場所致半導體裝置之耐壓變動。
可將各半導體區域中之載子濃度看作等同於各半導體區域中之有效之雜質濃度。因此，關於以上所說明之各實施形態中之各半導體區域之間的雜質濃度之相對性之高低，例如，能夠使用SCM(Scanning Capacitance Microscopy，掃描型靜電電容顯微鏡)進行確認。
以上，雖然例示了本發明之若干實施形態，但該些實施形態係作為示例而提出者，並不意圖限定發明之範圍。該些新穎之實施形態 能夠以其他各種形態實施，且可於不脫離發明之主旨之範圍內，進行各種省略、替換、變更等。該些實施形態或其變化例包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。此外，上述各實施形態可相互組合而實施。
1‧‧‧n+型汲極區域
2‧‧‧n-型半導體區域
3‧‧‧p型基極區域
4‧‧‧n+型源極區域
5‧‧‧n+型半導體區域
10‧‧‧閘極絕緣層
11‧‧‧閘極電極
13‧‧‧場板電極
23‧‧‧絕緣層
25‧‧‧絕緣層
30‧‧‧汲極電極
31‧‧‧源極電極
31a‧‧‧第1部分
33‧‧‧電極
33a‧‧‧第1部分
33b‧‧‧第2部分
35‧‧‧電極
100‧‧‧半導體裝置
311‧‧‧第1源極電極層
312‧‧‧第2源極電極層
313‧‧‧連接部
D1‧‧‧電極35之元件區域R1側之端部與閘極電極11之間之X方向上之距離
D2‧‧‧n+型半導體區域5與閘極電極11之間之X方向上之距離
D3‧‧‧電極33之元件區域R1側之端部與閘極電極11之間之X方向上之距離
D4‧‧‧第2源極電極層312與電極33之間之最短之距離
D5‧‧‧第1源極電極層311與電極33之間之最短之距離
L1‧‧‧第1部分33a之Z方向之長度
L2‧‧‧第2部分33b之Z方向之長度
R1‧‧‧元件區域
R2‧‧‧終端區域
S‧‧‧半導體層
S1‧‧‧正面
S2‧‧‧背面
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向

Claims (15)

  1. 一種半導體裝置，其具備：第1導電型之第1半導體區域，其包含第1區域及第2區域，第2區域設置於第1區域之周圍；第2導電型之第2半導體區域，其於上述第1區域中設置於上述第1半導體區域上；第1導電型之第3半導體區域，其於上述第2區域中設置於上述第1半導體區域上；第1電極，其設置於上述第3半導體區域上，上述第1電極與上述第3半導體區域電性連接；第1絕緣層，其設置於上述第1電極上；以及第2電極，其設置於上述第2半導體區域上，上述第2電極與上述第2半導體區域電性連接，上述第2電極之一部分位於上述第1絕緣層上。
  2. 如請求項1之半導體裝置，其中上述第1電極之一部分相對於上述第3半導體區域係設置於上述第1區域側。
  3. 如請求項2之半導體裝置，其中上述第2電極包含第1部分，且上述第1部分於自上述第1半導體區域朝向上述第2半導體區域之第1方向上，隔著上述第1絕緣層而與上述第1電極之至少一部分重疊。
  4. 如請求項3之半導體裝置，其中上述第1部分設置為環狀。
  5. 如請求項1之半導體裝置，其還具備設置於上述第1半導體區域上之第2導電型之第4半導體區域，上述第4半導體區域位於上述第2半導體區域之周圍，且上述第4半導體區域被上述第3半導體區域包圍。
  6. 如請求項1之半導體裝置，其還具備：第1導電型之第5半導體區域，其設置於上述第2半導體區域上；閘極電極；以及閘極絕緣層，其至少一部分設置於上述第2半導體區域與上述閘極電極之間。
  7. 如請求項1之半導體裝置，其還具備第2導電型之第6半導體區域，上述第6半導體區域之至少一部分被上述第2半導體區域包圍，且上述第6半導體區域之第2導電型之載子濃度高於上述第2半導體區域之第2導電型之載子濃度。
  8. 如請求項6之半導體裝置，其還具備設置於上述閘極電極上之第3電極，上述第3電極與上述閘極電極電性連接，且上述第3電極之一部分設置於上述第1絕緣層上。
  9. 如請求項6之半導體裝置，其還具備第2導電型之複數個第7半導體區域，各個上述第7半導體區域設置於上述第1半導體區域與上述第2半導體區域之間，且各個上述第7半導體區域被上述第1半導體區域包圍。
  10. 如請求項9之半導體裝置，其中各個上述第7半導體區域沿相對於自上述第1半導體區域朝向上述第2半導體區域之第1方向垂直之第2方向延伸，且上述複數個第7半導體區域於相對於上述第1方向及上述第2方向垂直之第3方向上並列。
  11. 如請求項10之半導體裝置，其中各個上述第7半導體區域之第2導電型載子濃度低於上述第2半導體區域之第2導電型載子濃度。
  12. 如請求項6之半導體裝置，其還具備設置於上述第1半導體區域 下之第2導電型之第8半導體區域。
  13. 如請求項12之半導體裝置，其中上述第8半導體區域之第2導電型載子濃度高於上述第1半導體區域之第1導電型載子濃度。
  14. 如請求項1之半導體裝置，其中上述第1絕緣層包含半導體之氧化物或金屬之氧化物。
  15. 如請求項2之半導體裝置，其還具備被上述第1電極包圍之第4電極，上述第4電極之一部分設置於上述第1電極之上述一部分與上述第1半導體區域之間，上述第4電極之另一部分設置於上述第1電極之另一部分與上述第3半導體區域之一部分之間。
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