TW201537881A - 分流整合電壓調節器 - Google Patents

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Abstract

本發明揭示一種用於利用一分流整合電壓調節器擴增一外部電壓調節器之方法及裝置。在一實施例中，一積體電路(IC)包括耦接至一供應電壓節點之一負載電路。該供應電壓節點經電耦接以自一外部電壓調節器接收一供應電壓。該IC亦包括一分流整合電壓調節器，其經耦接至該供應電壓節點且實施於與該負載電路相同之IC晶粒上。若該供應電壓降至一指定值以下(例如，回應於增加之電流需求)，則該整合電壓調節器可開始向負載供應電流。此可引起供應電壓返回至其指定值之該指定範圍內，同時給予該外部電壓調節器足夠時間來回應於該增加之電流需求。因此，可最小化供應電壓節點上之電壓下降。

Description

分流整合電壓調節器
本發明係關於電子電路，且更特定而言係關於用於向積體電路分配電力之電壓調節器。
電壓調節器是一種接收源電壓且將經調節之輸出電壓提供至負載電路(亦即，消耗由調節器提供之電力之電路)的電路。更特定而言，該電路意欲以指定值提供輸出電壓，該指定值之變化在指定範圍內。
存在許多不同類型之電壓調節器。一種類型被稱為線性調節器，其通常提供低於輸入電壓之輸出電壓。對於線性電壓調節器，輸入電流及輸出電流實質上是相等的。由於實質上相等之輸入及輸出電流，線性調節器消耗相較於經遞送至負載電路之功率量的大量功率，且因此浪費了額外的電力。
切換式調節器為另一類型之常用電壓調節器。切換式調節器可接收DC(直流)輸入電壓，且以若干不同相位提供DC輸出電壓。每一相位可對應於一電感器，每一電感器耦接至調節器之輸出節點。在例示性切換式調節器中，可針對循環之一部分經由第一電感器提供輸出電壓，接著經由第二電感器提供輸出電壓，以此類推。該調節器內之切換式電路可自一個電感器切換至下一個電感器以將輸出電壓傳送至輸出節點。切換式調節器通常比線性調節器更具功率效率，因為其可 經設計以使得輸出功率實質上等於輸入功率。
切換式調節器亦可實施為升壓調節器或降壓調節器。在升壓調節器中，所提供之輸出電壓可大於所接收之輸入電壓，同時輸入電流大於輸出電流。相反，在降壓調節器中，輸出電壓可小於輸入電壓，同時輸出電流大於輸入電流。
本發明揭示一種用於利用分流整合電壓調節器擴增外部電壓調節器之方法及裝置。在一實施例中，積體電路(IC)包括耦接至供應電壓節點之負載電路。該供應電壓節點經電耦接以自一外部電壓調節器接收一供應電壓。該IC亦包括一分流整合電壓調節器，其經耦接至該供應電壓節點且實施於與該負載電路相同之IC晶粒上。當外部電壓調節器正供應在指定值之指定範圍內之供應電壓時，整合電壓調節器可為非作用中的。然而，若該供應電壓降至一指定值以下(例如，回應於負載電路之電流需求之突增)，則該整合電壓調節器可開始向該負載供應電流。此可引起該供應電壓返回至其指定值之指定範圍內，同時給予該外部電壓調節器足夠時間來回應於該增加之電流需求。因此，可最小化該供應電壓節點上之電壓下降。
在一實施例中，一種方法包括外部電壓調節器將供應電壓提供至IC上之供應電壓節點。該方法進一步包括監測該供應節點上之電壓。IC包括整合於其上之第二電壓調節器，該第二電壓調節器與外部電壓調節器呈分流組態配置(亦即，內部電壓調節器之輸出亦耦接至IC上之供應電壓節點)。若供應節點上之電壓降至臨限值位準以下(例如，歸因於負載電路之電流需求之快速增加)，則整合電壓調節器可開始經由供應電壓節點向負載電路提供電流。此可最小化供應電壓節點上之任何電壓下降之量值及持續時間。整合電壓調節器可在足以允許外部電壓調節器回應於負載上之變化條件的持續時間中提供電流。 整合電壓調節器可在觸發其開始提供電流之條件後的某一時間點終止向負載提供電流。
5‧‧‧封裝
10‧‧‧積體電路
11‧‧‧系統單晶片/負載電路
18‧‧‧外部電壓調節器
20‧‧‧分流整合電壓調節器
23‧‧‧比較器電路
100‧‧‧方法
154‧‧‧周邊器件
156‧‧‧電源供應器
158‧‧‧外部記憶體
181‧‧‧DC-DC降壓轉換器
182‧‧‧數位轉類比轉換器
201‧‧‧脈衝產生電路
202‧‧‧脈衝產生電路
205‧‧‧驅動器電路
209‧‧‧SR鎖存器
211‧‧‧有限狀態機/FSM
212‧‧‧預驅動器電路
214‧‧‧校準電路
217‧‧‧及閘
219‧‧‧電流比較器
221‧‧‧及閘
705‧‧‧狀態
710‧‧‧狀態
715‧‧‧狀態
720‧‧‧狀態
725‧‧‧狀態
730‧‧‧狀態
735‧‧‧狀態
800‧‧‧方法
805‧‧‧區塊
810‧‧‧區塊
815‧‧‧區塊
820‧‧‧區塊
以下詳細描述參看現簡要描述之隨附圖式。
圖1為包括耦接至積體電路(IC)之外部電壓調節器之系統之一實施例的方塊圖。
圖2A及圖2B為說明用於整合電壓調節器之一實施例中之脈衝產生電路之不同實施例的圖。
圖3為未藉由內部電壓調節器進行擴增之外部電壓調節器之一項實施例之操作的圖形說明。
圖4為具有外部電壓調節器及帶有整合電壓調節器之IC之系統的一項實施例之操作的圖形說明。
圖5為具有外部電壓調節器及帶有整合電壓調節器之IC之系統的一項實施例之操作的另一圖形說明。
圖6為由用於整合電壓調節器之實施例中之脈衝產生電路之一項實施例產生的脈衝的說明。
圖7為說明脈衝產生電路之一項實施例之操作的狀態圖。
圖8為說明包括外部電壓調節器及實施於IC上之整合電壓調節器之系統之一項實施例的操作的流程圖。
圖9為例示性系統之一項實施例之方塊圖。
雖然所揭示之標的物易受各種修改及替代形式影響，但其具體實施例在圖式中以實例之方式展示且將在本文中加以詳細描述。然而，應理解，圖式及對其之詳細描述不意欲將該標的物限制於所揭示之特定形式，而是相反，本發明意欲涵蓋落入由附加申請專利範圍所定義之經揭示標的物之精神及範疇內之所有修改、等效物及替代物。本文中所使用之標題僅為達成組織性目的，且不意欲用以限制該描述之範疇。如本申請案全篇中所使用，詞語「可」係在許可意義(亦 即，意謂有可能)而非強制意義(亦即，意謂必須)下使用。類似地，詞「包括」意謂包括但不限於。
可將各種單元、電路或其他組件描述為「經組態以」執行一或多個任務。在此等上下文中，「經組態以」為結構之寬泛敍述，一般意謂「具有在操作期間執行該或該等任務之電路」。因而，甚至在單元/電路/組件當前未接通時，單元/電路/組件仍可經組態以執行任務。大體而言，形成對應於「經組態以」之結構的電路可包括硬體電路及/或儲存可執行以實施操作之程式指令的記憶體。該記憶體可包括揮發性記憶體(諸如，靜態或動態隨機存取記憶體)，及/或非揮發性記憶體(諸如，光碟或磁碟儲存器、快閃記憶體、可程式化唯讀記憶體，等等)。類似地，為了描述之便利起見，各種單元/電路/組件可被描述為執行一或多個任務。此等描述應被解釋為包括片語「經組態以」。敍述經組態以執行一或多個任務之單元/電路/組件明確地意在不援引35 U.S.C.§ 112段落(f)中對該單元/電路/組件之解釋。
本發明係關於一種實施於IC上且與外部電壓調節器結合使用之分流整合電壓調節器。提供至IC上之負載電路(例如，系統單晶片或SOC)之供應電壓可經由供應電壓節點提供，外部電壓調節器與整合電壓調節器兩者之輸出耦接至該供應電壓節點。在操作期間，外部電壓調節器用作負載電路之主要電源，同時整合電壓調節器用於擴增外部電壓調節器。
外部電壓調節器(EVR)通常具有良好效率。然而，外部電壓調節器亦可具有回應於負載電路上之變化條件的延時較長的缺點。舉例而言，外部電壓調節器可能不能及時地回應於負載電路之電流需求的突增，該突增可導致電壓下降。外部電壓調節器亦可受體積電容要求及置放距離要求限制。
鑒於整合電壓調節器(IVR)與負載電路之接近度，IVR可具有比EVR明顯更佳之延時特性。使用與上述相同之實例，IVR可更快速回應於負載電路之電流需求之突增，且在許多情況下可避免在EVR的情況下可能發生之電壓下降。然而，IVR通常具有比EVR明顯更嚴格的關於電容及磁性之要求，因此使其設計及實施複雜。
因此，在本發明中，將IVR用於擴增EVR。自EVR與IVR兩者輸出之電流經並聯短接(分流)。EVR可用作實施於與IVR相同之IC晶粒上之負載電路之主要電源。然而，IVR可藉由供應可阻止或至少減少電壓下降之持續時間及量值的額外電流至負載來回應於變化的負載條件(諸如快速增加的電流需求)。IVR可在足以允許EVR回應於變化的負載條件之持續時間中供應額外電流。當EVR正在提供在指定容限內之電力(例如，1.0伏特，±5%)時，分流IVR(SIVR)可為非作用中的，不將電流提供至供應電壓節點。
利用SIVR擴增EVR可導致兩種電路之設計要求皆得以放鬆。然而，如熟習此項技術者將顯而易見，實施SIVR以擴增EVR可產生在僅使用EVR或IVR時不存在之額外設計考慮。
現轉至圖1，展示包括IC及EVR之系統之一項實施例之方塊圖。在所展示之實施例中，EVR 18經耦接至IC 10上之供應電壓節點，IC 10實施於封裝5中。在所展示之實施例中，EVR 18包括四相DC-DC降壓轉換器181(電感器L1-L4中的每一者一個相位輸出)。然而，應注意，本發明不限於DC-DC降壓轉換器類型之電壓調節器。相反，本發明可利用適合用作IC之外部電壓源之幾乎任何類型之電路或源實施。
在所展示之實施例中，IC 10實施於封裝5上，該封裝可為適合含有IC之任何類型之封裝。封裝5亦包括解耦電容，在此展示為C_Dcap之各種例項。一或多個電感亦可實施於封裝5內，其中L5為代表性例項。
在所展示之實施例中，自DC-DC降壓轉換器181提供之供應電壓可基於參考電壓輸入。在所展示之實施例中，參考電壓作為數位字(digital word)提供至數位轉類比轉換器(DAC)182。數位字可經轉換為類比電壓且提供至DC-DC降壓轉換器181之參考電壓輸入(REF)。DC-DC降壓轉換器181亦可經由VSUP輸入接收輸入電壓。可自電池或EVR 18外部之其他源提供輸入電壓。
在所展示之實施例中，DC-DC降壓轉換器181亦包括耦接至供應電壓節點之回饋輸入(FB)。DC-DC降壓轉換器181內之電路(此處未展示)可使用此回饋來回應於電流需求之變化。
在所展示之實施例中，IC 10包括為負載電路之系統單晶片(SOC)11，電力經由供應電壓節點提供至該負載電路。SOC 11中可包括大量不同電路，諸如通用處理器、圖形處理器、記憶體陣列、輸入/輸出(I/O)電路等。
在所展示之實施例中，SIVR 20包括耦接至供應電壓節點之輸出。儘管在此特定圖式中僅展示單個電感器L5，但應注意，SIVR 20亦可實施為多相(例如4相)DC-DC轉換器，且因此多個電感器可經耦接至輸出節點。在所展示之實施例中，SIVR 20可自晶片外(且亦可為封裝外)之另一源接收電力(VDDH)。SIVR 20自其接收電力之源可為另一EVR、電池或其他合適的源。應注意，若SIVR 20之電源係另一EVR，則對該另一EVR之調節要求可相對寬鬆。在所展示之實施例中，SIVR 20經組態以在實質上與EVR 18相同之電壓下提供輸出電流。
在SOC 11之操作期間，EVR 18充當主要電源。當負載條件在相當大持續時間內相對穩定時，由SOC 11汲取之電流可藉由EVR 18在指定電壓下供應。然而，當SOC 11對電流之需求快速增加，使得EVR 18不能及時回應於變化時，SIVR 20可變為作用中的。SIVR 20可提供 電流以滿足SOC 11之需求，同時亦減少供應電壓節點上原本可能發生之任何電壓下降。
在所展示之實施例中，SIVR 20包括比較器電路23。在一項實施例中比較器電路23可比較存在於供應電壓節點上之電壓與臨限電壓。若供應電壓節點上之電壓降至臨限電壓以下，則比較器電路23可產生一或多個指示，該等指示可引起SIVR 20產生電流以擴增由EVR 18供應之彼電流。供應節點上之電壓降低可為由SOC 11所需求之電流變化引起之電壓下降。SIVR 20所提供之電流可減少電壓下降量，且可甚至使供應電壓保持在指定容限限制內。SIVR 20可繼續在允許EVR 18適當回應於變化的電流需求之持續時間中進行提供。SIVR 20提供電流至供應電壓節點(且因此至SOC 11)之持續時間在一些實施例中可為預定的，但並非對於所有實施例都必定如此。
在其他實施例中，並不是比較供應電壓與臨限電壓，比較器23可判定在某一指定持續時間內之電壓變化速率，且可基於此變化速率使SIVR 20提供電流至SOC 11。在又一實施例中，比較器電路23可使用多個參數(例如，供應電壓及其變化速率兩者)以判定SIVR 20是否將提供電流至SOC 11。
大體而言，任何合適的電路可用於判定SOC 11所需求之電流之快速增加的發生。該電路隨後可向SIVR 20提供指示，從而引起其啟動且因此引起在供應電壓節點上自其提供額外電流。SIVR 20可在允許EVR 18充分回應於SOC 11之變化需求之有限時間中提供額外電流。
應注意，圖1中僅展示SIVR 20之單個例項。然而，本發明不限於單個例項。在許多IC中，可實施多個電力域，其各自以彼此不同之供應電壓操作。因此，可實施SIVR 20之多個例項。另外，亦可實施EVR 18之多個例項。
圖2A及圖2B為分別說明用於整合電壓調節器之一項實施例中之脈衝產生電路之不同實施例的圖。脈衝產生電路201及202中之任一者可用於實施SIVR 20。每一脈衝產生電路可產生一系列脈衝，該等脈衝可經由電路之輸出節點(兩者均展示為Vout)提供至供應電壓節點以便供應電流至SOC 11。
脈衝可藉由脈衝產生電路201或202之給定實施例產生，其可經由相應的驅動器電路205實現。應注意，在每一所展示之實施例中，為簡單起見，僅展示單個驅動器電路205(及相應的電感器)。然而，如上所述，由於SIVR 20可經實施為多相DC-DC轉換器，故在每個SIVR中可存在驅動器電路205及相應耦接之電感器之多個例項，其中每相一個例項。舉例而言，若SIVR 20經實施為四相DC-DC轉換器，則可存在驅動器電路205及耦接至其輸出之相應電感器之四個例項。
每一驅動器電路205包括耦接至電壓節點(例如Vddh)之PMOS電晶體及耦接至接地節點之NMOS電晶體，其中兩個電晶體在兩者中之驅動器輸出節點(Vph)處彼此耦接。如此處所展示，電感器L5(實施於封裝5中)經耦接於驅動器輸出節點與電路之輸出節點之間，電路之輸出節點為供應電壓節點。預驅動器電路212經耦接至PMOS及NMOS電晶體(分別為P1及N1)中之每一者之閘極端子。預驅動器電路可交替地啟動PMOS及NMOS電晶體，一次一個。當PMOS電晶體經啟動時，朝向Vddh上拉驅動器輸出節點Vph。當NMOS電晶體經啟動時，朝向接地下拉驅動器輸出節點Vph。預驅動器電路212可基於接收自有限狀態機(FSM)211之Bdrv及Tdrv信號啟動或撤銷啟動PMOS及NMOS電晶體。在此實施例中，在任何給定時刻，驅動器輸出節點(Vph)之狀態可基於以下真值表由Bdrv及Tdrv信號判定。
在一項實施例中，FSM 211可以引起產生脈衝之方式將Bdrv及Tdrv信號輸出至預驅動器電路212，該等脈衝導致在供應電壓節點上提供電流。每一脈衝可包括一系列三角波脈衝，其可為在驅動器輸出節點Vph上產生之相應方波脈衝之結果。當在節點Vph上產生方波時，在輸出節點Vout(供應電壓節點)上產生三角波，因為電感器不允許電流之瞬時變化。可以提供具有相對於峰值電流的合適比率的所要平均電流值的方式產生每一脈衝且因此其三角形脈衝。在下文關於圖6更詳細解釋例示性脈衝及其說明。
在所展示之實施例中，FSM 211經組態以回應於接收到Send_CC信號而開始產生脈衝，該信號可接收自比較器電路23。下關參考圖7中所展示之狀態圖進一步論述FSM 211的關於脈衝產生電路之一個例項的操作。
如先前所述，SIVR 20可經實施為多相轉換器。在一些實施例中，可實施FSM 211之單個例項，其中FSM 211之單個例項控制每一相位的相應的預驅動器電路212及驅動器205。在另一實施例中，可實施FSM 211之單獨例項，即每個相位一個例項。
圖2A中所展示之脈衝產生電路(201)之實施例包括經耦接以提供資訊至FSM 211的校準電路214。校準電路214經耦接以自驅動器輸出Vph接收電流信號(ISense)且自輸出節點Vout接收電壓信號(VSense)。基於該等信號之值，校準電路214可產生經由校準匯流排(Cal_Bus)發送之資訊以便用於產生三角形脈衝串。在此實施例中，由校準電路214產生之資訊包括計數值(指示脈衝計數數目)、斜升至峰值電流之計數數目、在脈衝之三角形部分期間(在初始斜升後)遞升之計數時間、在脈衝之三角形部分期間(亦在初始斜升後)遞減之計數時間，及 自峰值電流斜降回至零電流之計數數目。使用此資訊，FSM 211可引起在峰值電流及平均電流之所要值下產生所要寬度之脈衝。此電流可由負載電路經由供應電壓節點接收，且在EVR 18不能立即回應於對電流之增加的需求時，可補償來自EVR 18之電流之任何不足。SIVR 20可使用脈衝產生電路201之一或多個例項產生一系列此類脈衝。
圖2B中所展示之脈衝產生電路(202)之另一實施例不包括校準電路，且因此不計算在先前段落中所論述之各種值。實情為，電流比較器219控制電流至峰值電流之斜升。在電流斜升後，可根據時脈信號產生脈衝三角形，直至在脈衝末端處斜降至零為止。
值Npeak為使用IDAC(電流數位轉類比轉換器)選擇峰值電流Ipeak之n位元數位控制信號。可自在SIVR 20內或外部之暫存器或其他儲存單元接收此數位控制信號。Isense為追蹤PMOS電晶體P1發送電流至電感器中之即時電流。當Isense大於或等於Ipeak時，電流比較器產生信號AtPeak，且FSM可使重設R在SR鎖存器209上確證(經由及閘221)，在此實施例中，該SR鎖存器亦可經耦接以自FSM 211接收啟用信號R_en。此又可引起NMOS電晶體N1開啟及PMOS電晶體P1關閉(假定Tdrv經撤銷確證)。在電流ISense降至IPeak值以下之後的某一時刻，FSM 211可經由及閘217在SR鎖存器上確證設定S。及閘217經耦接以自FSM 211接收時脈信號及啟用信號S_en。當回應於來自及閘217之高輸出設定SR鎖存器209時，確證Bdrv信號，且因此預驅動器使PMOS電晶體P1開啟及NMOS電晶體N1關閉(假定Tdrv經撤銷確證)。此循環可重複直至電路回應於FSM 211對Tdrv信號之確證而使電流斜降回至零時為止。當FSM 211確證Tdrv信號時，關閉PMOS電晶體P1與NMOS電晶體N1兩者且因此三態化驅動器輸出節點Vph。在三態化驅動器輸出節點後，在產生下一個脈衝之前，驅動器輸出節點上之電流可降回至零。在SIVR 20將不提供電流時，FSM 211亦可引起 驅動器輸出節點之三態化。
圖3為未藉由SIVR進行擴增之EVR之一項實施例之操作的圖形說明。在所說明之實例中，展示兩個圖表。上圖表說明負載之電流(ILoad)的突增及由EVR所提供之電流(IEVR)之相應增加。如在圖表中可見，EVR之回應比負載所需求之電流增加慢得多。因此，如下圖表中所展示，在回應於增加的電流需求中之EVR延時導致如圖所展示之電壓下降。此電壓下降為不合需要的，因為供應電壓可降至容限下限以下。此又可引起負載電路內之電路發生故障。
由於SIVR可具有用於回應於負載電流需求之快速增加的較低延時，故其可用於填補如圖3中所展示之由EVR之較高延時所引起之電流缺口。此又可減少電壓下降量。圖4中說明了此情況，圖4為具有EVR及帶有SIVR之IC之系統的一項實施例之操作的圖形說明。上圖表說明與其在圖3中之對應物相同之電流回應。如圖4之下圖表中所展示，增加之電流需求仍可導致電流下降。然而，歸因於SIVR所提供之擴增，電壓下降量值可顯著較小。在至少一些情況中，此可使供應電壓能夠保持在容限內而不管EVR之延時如何。
圖5為具有EVR及帶有SIVR之IC之系統的一項實施例之操作的另一圖形說明。在上圖表中，展示了歸因於負載電路之電流需求之快速增加的電壓變化之另一實例。在該圖表中，展示了EVR與SIVR兩者之經組合電壓Vdd，又展示了EVR與SIVR分離之貢獻。如圖表中所展示，EVR電壓下降且因此引起SIVR之啟動。在啟動SIVR後，經組合之SIVR+EVR電壓遏止供應節點上之電壓下降，其中在EVR回應於增加之負載電流需求時，該經組合之電壓穩定至穩定值。
在底部圖表中，展示來自EVR、SIVR之電流及經組合之EVR/SIVR電流。藉由黑體三角形指示SIVR對供應電壓節點上之總電流之貢獻。在電壓在供應節點上下降且SIVR回應於此而啟動時， SIVR對電流之貢獻快速斜升(在此特定實例中為100ns內6安培，其不意欲為限制性的)。當EVR做出回應時，SIVR電流則緩慢斜降至零。
如此圖表中以及圖3及圖4中所展示，沒有SIVR之EVR之回應比來自SIVR之電流之斜升慢得多。藉由來自SIVR之擴增，來自EVR之電流的上升即使在SIVR存在的情況下亦保持為慢的，但不達到相同峰值位準。實情為，EVR電流更快地開始達到穩定。由於SIVR之快速回應，經組合之電流亦快速上升。隨著EVR回應於變化且SIVR電流斜降，經組合之電流在SIVR電流返回至零時繼續穩定化，直至穩定。
應注意，圖3至圖5中所展示之圖表為例示性的，且並不適用於本文中所揭示之方法及裝置之所有實施例。相比之下，預期各種各樣之實施例在本發明之範疇內，且其各別回應(包括特定電壓、電流及時間值)可與上文所論述之實例中所展示之回應不同。
圖6為由用於整合電壓調節器之實施例中之脈衝產生電路之一項實施例產生的脈衝的說明。如上所述，為自SIVR產生電流，可自其中之脈衝產生電路輸出一系列脈衝。在一項實施例中，所產生之脈衝可能看似類似於圖6中所展示之例示性脈衝。
在產生脈衝之前，驅動器電路(例如，在圖2A或圖2B中任一者中之驅動器電路205)可為非作用中的，其中其兩個電晶體皆關閉且其輸出節點經三態化。脈衝之產生可始於在電流在時間Tup期間自零斜升至峰值電流IPeak時電晶體中之一者(例如，PMOS電晶體)之啟動。在達到峰值電流之後，啟動另一電晶體(例如，NMOS電晶體)，同時撤銷啟動在電流斜升期間為作用中的電晶體。電流隨後可在有限的時間內下降。在此特定實例中，電流下降至平均電流值IAvg，但此對於在各種實施例中所產生之脈衝不一定適用。此後，可關閉作用中之電晶體且可開啟非作用之電晶體，同時電流再次開始上升。電流可在時間T1 內再次上升至峰值電流。在達到峰值電流之後，再次切換該等電晶體，且電流在時間T2中下降。此循環自身重複多次，直至兩個電晶體皆被撤銷啟動為止。此後，電流在時間TDown內自峰值電流下降至零。
為了提供給定量之平均電流(Iavg)，需要限制峰值電流IPeak。對於單個三角形脈衝，比率β=IAvg/IPeak為0.5。此比率可為不合需要的，因為峰值電流為平均電流之兩倍。在圖6中所展示之實例中，取代使用單個三角形脈衝，在電流之初始斜升後，所產生之脈衝包括若干三角形峰部及谷部。為獲得針對脈衝內之若干三角形之平均電流與峰值電流之所要比率，可使用以下公式：β=[N+1-sqrt(N+1)/]N，其中N為時間T2之向下斜率之數值。或者，值N可被視為向下指向三角形之數目。N+1在此情況下為峰部或向上指向三角形之數目。
使用圖6中所展示之實例，N=8之值導致β=0.75，且在此實例中導致，在每一脈衝之平均電流為6A時，每一脈衝之峰值電流為8A。大體而言，可以達成合成脈衝之平均電流與峰值電流的所要比率之方式來選擇數目N。
平均電流與峰值電流之所要比率可經如此選擇以便阻止來自較大磁場之磁通量使電感器飽和。該磁場將基於瞬時峰值電流而飽和。磁性飽和可損害或破壞電感器。因此，數目N及所得比率β可經選擇以將峰值電流限制為不使SIVR之輸出電感器飽和之值。然而，亦需要提供足夠的峰值電流以填滿由EVR之較高延時所引起之缺口。此外，對於較高頻寬之系統，需要具有較低數目之三角形。因此，β值之選擇包括平衡所要頻寬及所要平均電流，同時提供足以產生平均電流值而不使SIVR之輸出電感器飽和之峰值電流值。
所選擇之脈衝可經多次傳輸，而SIVR主動地提供電流至負載電路。若需要達成圖5中所展示之ISIVR之三角形狀，則連續脈衝之間的 間隔可隨著來自SIVR 20之總電流斜降至零而增加。可藉由連續切換大量驅動器電路(諸如上文參照圖2A及圖2B所論述之彼等驅動器電路)而產生脈衝。
圖7為說明具有驅動器電路之脈衝產生電路之一項實施例之操作的狀態圖。狀態圖在此適用於驅動器電路之一個例項，但應理解，驅動器電路之多個例項可存在於脈衝產生電路之各種實施例中，且因此，可同時以重疊方式執行狀態圖之多個例項。應注意，所展示之狀態圖可用於上文所展示之脈衝產生電路之實施例，以及本文未明確論述之其他實施例。
在狀態705下，由於SIVR為非作用中的，故脈衝產生電路處於等待狀態。Tdrv信號在此實施例中經確證為邏輯1，且因此三態化驅動器電路。當Send_CC信號由FSM接收時，Tdrv信號可經撤銷確證且Bdrv信號經確證，從而引起驅動器電路中之PMOS電晶體之啟動(狀態710)。當電流斜升時，起始對Nup之計數。Nup之計數為允許電流自零斜升至其針對脈衝的峰值的時間。在狀態715下，起始對N2之計數，其中Bdrv經撤銷確證回至邏輯0。N2之計數為將Bdrv保持為低的且因此電流處於自其峰值之下坡的時間。應注意，在此時間內，NMOS電晶體為作用中的，因為每當Bdriv為邏輯0且Tdrv亦為邏輯0時，Vph被拉向接地。在狀態720下，針對N1之計數再次確證Bdrv，該計數為電流處於其自給定三角形之谷部至峰值電流之上坡的時間。在725中，當Bdrv仍高時，內部計數器使N值遞增，該值為給定脈衝中之三角形之數目，如上文參照圖6所論述。在狀態730中，若N值小於值Nc(針對脈衝選擇之三角形之數目，在上文所論述之公式中展示為N)，則進行轉變回至狀態715且重複循環。該循環將繼續直至達到Nc之計數。一旦達到Nc，則進行轉變至狀態735，其中Bdrv經撤銷確證至邏輯零，且驅動器電路藉由確證Tdrv至邏輯1而三態化。在 Ndown之計數中，電流斜降至零，且方法隨後返回至等待狀態705。
圖8為結合EVR操作SIVR之方法之一項實施例的流程圖。方法800可用於上文所論述之任何硬體/電路實施例。另外，可能且預期的是方法800可由本文中未論述之其他硬體/電路實施例利用。
方法800始於自EVR提供供應電壓至IC(區塊805)。EVR可在各種電流值下提供供應電壓。EVR試圖在負載電路所需求之電流下提供在指定值且在指定容限內之供應電壓。對於負載所需求之電流之相對緩慢及/或小變化，EVR可能能夠在指定電壓之容限內提供電流。
當EVR提供供應電壓時，監測存在於IC內之供應電壓節點上之電壓(區塊810)。供應電壓節點為EVR向其提供供應電壓且負載電路自其接收電力之節點。應注意，雖然本文中所展示之實施例論述監測供應電壓值，但在其他實施例中可監測其他電氣值。舉例而言，其中監測電流及/或電壓之變化速率的實施例是可能的及所預期的。
若偵測到電壓下降(區塊815，是)，則SIVR將在有限持續時間內提供電流至負載電路(區塊820)。該持續時間在一些實施例中可為預定的，或在其他實施例中可在運作中經判定。在任一情況下，需要SIVR在足以允許EVR回應於來自負載電路之引起電壓下降之增加的電流需求的時間中提供電流。藉由自SIVR(其具有比EVR低得多的延時)提供電流，可填充負載電路所需求之電流與可由EVR提供之瞬時電流之間的缺口。自SIVR提供電流亦可減少由負載所需求之電流的快速增加引起的任何電壓下降之大小，且可使供應電壓值能夠保持在其指定容限內。
當未偵測到電壓下降時(區塊815，否)，供應電壓繼續獨自由EVR提供。此外，一旦SIVR已在有限持續時間中提供電流，則EVR可恢復獨自提供供應電壓至IC之負載電路。
接下來轉至圖9，展示系統150之一實施例之方塊圖。在所說明 之實施例中，系統150包括耦接至外部記憶體158之積體電路10之至少一個例項。積體電路10經耦接至一或多個周邊器件154及外部記憶體158。亦提供電源供應器156，其將供應電壓供應至積體電路10且將一或多個供應電壓供應至記憶體158及/或周邊器件154。在一些實施例中，可包括積體電路10之超過一個例項(且亦可包括超過一個外部記憶體158)。
視系統150之類型而定，周邊器件154可包括任何所要電路。舉例而言，在一實施例中，系統150可為行動器件(例如，個人數位助理(PDA)、智慧型電話，等)，且周邊器件154可包括用於各種類型之無線通信(諸如，WiFi、藍芽、蜂巢、全球定位系統等)的器件。周邊器件154亦可包括額外儲存器，包括RAM儲存器、固態儲存器，或磁碟儲存器。周邊器件154可包括使用者介面器件，諸如包括觸控顯示螢幕或多點觸控顯示螢幕之顯示螢幕、鍵盤或其他輸入器件、麥克風、揚聲器，等。在其他實施例中，系統150可為任何類型之計算系統(例如，桌上型個人電腦、膝上型電腦、工作站、平板電腦，等)。
外部記憶體158可包括任何類型之記憶體。舉例而言，外部記憶體158可為SRAM、諸如同步DRAM(SDRAM)之動態RAM(DRAM)、雙資料速率(DDR、DDR2、DDR3、LPDDR1、LPDDR2等)SDRAM、RAMBUS DRAM，等。外部記憶體158可包括安裝該等記憶體器件之一或多個記憶體模組，諸如單列直插記憶體模組(single inline memory module；SIMM)、雙列直插記憶體模組(dual inline memory module；DIMM)等。
對於熟習此項技術者而言，一旦已完全瞭解上述揭示內容，無數變化及修改便將變得顯而易見。意欲將以下申請專利範圍解釋為涵蓋所有此等變化及修改。
5‧‧‧封裝
10‧‧‧積體電路
11‧‧‧系統單晶片/負載電路
18‧‧‧外部電壓調節器
20‧‧‧分流整合電壓調節器
23‧‧‧比較器電路
181‧‧‧DC-DC降壓轉換器
182‧‧‧數位轉類比轉換器

Claims (20)

  1. 一種積體電路，其包含：一負載電路；及一內部電壓調節器，其在一供應電壓節點處耦接至該負載電路，其中該積體電路進一步包括經組態以自一外部電壓調節器提供一電壓至該供應電壓節點之一輸入，其中該內部電壓調節器經組態以回應於判定由該外部電壓調節器所提供之一輸出電壓在一預定臨限值以下而提供電流至該負載電路。
  2. 如請求項1之積體電路，其中該內部電壓調節器及該外部電壓調節器中之每一者為經組態以提供處於複數個相位之各別輸出電壓及電流的切換式電壓調節器。
  3. 如請求項2之積體電路，其中該內部電壓調節器包括脈衝產生電路，其中該脈衝產生電路經組態以回應於判定由該外部電壓調節器所提供之該輸出電壓在該預定臨限值以下而提供若干脈衝。
  4. 如請求項3之積體電路，其中該脈衝產生電路包括一預驅動器電路、一上拉電晶體及一下拉電晶體，其中該上拉電晶體及該下拉電晶體耦接至一輸出節點。
  5. 如請求項4之積體電路，其中該脈衝產生電路經組態以在一脈衝產生期間啟動該上拉電晶體N+1次、啟動該下拉電晶體N次及在該脈衝之一末端處三態化該輸出節點，其中N為一整數值。
  6. 如請求項5之積體電路，其中該脈衝之平均電流與峰值電流之一比率β係藉由公式β=[N+1-sqrt(N+1)/]N計算。
  7. 如請求項1之積體電路，其中該內部電壓調節器經進一步組態以繼續供應電流，直至由該外部電壓調節器提供之該輸出電壓返 回至等於或大於該預定臨限值之一值為止。
  8. 如請求項1之積體電路，其中該內部電壓調節器包含一直流至直流(DC-DC)降壓調節器。
  9. 一種方法，其包含：自在一積體電路(IC)外部實施之一第一電壓調節器提供一電壓至實施於該IC上之一負載電路；及當該電壓在一臨限值以下時，自實施於該IC上之一第二電壓調節器提供電流至該負載電路。
  10. 如請求項9之方法，其中提供電流至該負載電路包含：回應於該電壓在該臨限值以下時，藉由該第二電壓產生器中之脈衝產生電路輸出若干脈衝至該IC上之一供應電壓節點，其中該第一電壓調節器與該第二電壓調節器兩者的輸出皆耦接至該供應電壓節點。
  11. 如請求項10之方法，其進一步包含：在該電壓大於或等於該臨限值時，該第二電壓調節器停止提供電流至該負載電路。
  12. 如請求項10之方法，其進一步包含：藉由以一交替序列啟動各自耦接至一輸出節點之一上拉電晶體及一下拉電晶體來由該脈衝產生電路產生一脈衝，且進一步包含該脈衝產生電路在不產生一脈衝時三態化該輸出節點。
  13. 如請求項12之方法，其中產生一脈衝包含：該脈衝產生電路在該脈衝產生期間啟動該上拉電晶體N+1次及該下拉電晶體N次，其中N為一整數值。
  14. 如請求項13之方法，其中N是基於由該脈衝產生電路所輸出之平均輸出電流與由該脈衝產生電路所輸出之峰值電流的一比率。
  15. 一種系統，其包含：一第一電壓調節器；及 一積體電路(IC)，其包括一負載電路及一第二電壓調節器，其中該第一電壓調節器在該IC外部，其中該負載電路在一供應電壓節點處經耦接至該第一電壓調節器及該第二電壓調節器，其中該第二電壓調節器經組態以在由該第一電壓調節器提供之一電壓在一指定值以下時提供電流至該負載電路。
  16. 如請求項15之系統，其中該第二電壓調節器包括脈衝產生電路，該脈衝產生電路經組態以在由該第一電壓調節器提供之該電壓在一指定值以下時產生脈衝，其中該等脈衝經由該供應電壓節點提供至該負載電路。
  17. 如請求項16之系統，其中該脈衝產生電路包括：一有限狀態機，其經組態以引起產生脈衝；一預驅動器電路，其經耦接以接收來自該有限狀態機之控制信號；一上拉電晶體，其經耦接至該預驅動器電路；及一下拉電晶體，其經耦接至該預驅動器電路，其中該上拉電晶體及該下拉電晶體各自經耦接以驅動一輸出節點。
  18. 如請求項17之系統，其中該預驅動器電路經組態以藉由回應於接收到來自該有限狀態機之相應控制信號交替地啟動該上拉電晶體及該下拉電晶體而引起一脈衝之產生。
  19. 如請求項15之系統，其中該第一電壓調節器及該第二電壓調節器包含各自經組態以提供處於複數個相位之一各別輸出電壓的切換式電壓調節器。
  20. 如請求項15之系統，其中該第一電壓調節器及該第二電壓調節器包含多相直流至直流(DC-DC)降壓轉換器。
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