KR20160114117A - 션트 내장 전압 레귤레이터 - Google Patents

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Abstract

션트 내장 전압 레귤레이터를 이용하여 외부 전압 레귤레이터를 증강시키기 위한 방법 및 장치가 개시된다. 일 실시예에서, 집적회로(IC)는 공급 전압 노드에 연결되는 부하 회로를 포함한다. 공급 전압 노드는 외부 전압 레귤레이터로부터 공급 전압을 수신하도록 전기적으로 연결된다. IC는 또한, 공급 전압 노드에 연결되고 부하 회로와 동일한 IC 다이 상에서 구현되는 션트 내장 전압 레귤레이터를 포함한다. 공급 전압이 명시된 값(예컨대, 증가된 전류 수요)을 하회하는 경우, 내장 전압 레귤레이터는 부하에 전류를 공급하기 시작할 수 있다. 이것은 외부 전압 레귤레이터에게 증가된 전류 수요에 응답할 충분한 시간을 허용하는 동안, 공급 전압이 그것의 명시된 값의 명시된 범위 안으로 복귀하도록 할 수 있다. 따라서, 공급 전압 노드 상의 전압 강하가 최소화될 수 있다.

Description

션트 내장 전압 레귤레이터{SHUNT INTEGRATED VOLTAGE REGULATOR}
본 개시내용은 전자회로에 관한 것으로, 더 구체적으로, 집적회로에 전력을 분배하기 위한 전압 레귤레이터에 관한 것이다.
전압 레귤레이터는 소스 전압을 수신하고 조절된 출력 전압을 부하 회로(즉, 레귤레이터에 의해 공급된 전력을 소비하는 회로)에 제공하는 회로이다. 더 구체적으로, 회로는 명시된 범위 내에서 변동되는 명시된 값의 출력 전압을 제공하도록 의도된다.
많은 상이한 유형의 전압 레귤레이터들이 존재한다. 일 유형은 선형 레귤레이터로 알려져 있고, 통상적으로 입력 전압보다 낮은 출력 전압을 제공한다. 선형 전압 레귤레이터의 경우에 입력 전류와 출력 전류는 실질적으로 동일하다. 실질적으로 동일한 입력 및 출력 전류 때문에, 선형 레귤레이터들은 부하 회로에 전달되는 양에 비하여 상당한 양의 전력을 소모하고, 따라서 추가적인 전력이 버려진다.
스위칭 레귤레이터들은 다른 유형의 공통적으로 사용되는 전압 레귤레이터이다. 스위칭 레귤레이터는 DC(직류) 입력 전압을 수신하고, 다수의 상이한 위상들의 DC 출력 전압을 제공할 수 있다. 각각의 위상은 인덕터에 대응할 수 있고, 각각의 인덕터는 레귤레이터의 출력 노드에 연결된다. 예시적인 스위칭 레귤레이터에서, 출력 전압은 사이클의 일부분 동안 제1 인덕터를 통해 제공되고, 이어서 제2 인덕터 등을 통해 제공될 수 있다. 레귤레이터 내의 스위칭 회로부는 하나의 인덕터에서 다음 인덕터로 스위칭하여 출력 전압을 출력 노드에 전달할 수 있다. 스위칭 레귤레이터는 통상적으로 선형 레귤레이터보다 더 전력 효율적인데, 그 이유는 스위칭 레귤레이터는 출력 전력이 실질적으로 입력 전력과 동일하도록 설계될 수 있기 때문이다.
스위칭 레귤레이터는 또한 부스트 레귤레이터 또는 벅 레귤레이터로 구현될 수 있다. 부스트 레귤레이터에서, 제공되는 출력 전압은 수신되는 입력 전압보다 크고, 입력 전류는 출력 전류보다 클 수 있다. 반대로, 벅 레귤레이터에서, 출력 전압은 입력 전압보다 작고, 출력 전류가 입력 전류보다 클 수 있다.
션트 내장 전압 레귤레이터를 이용하여 외부 전압 레귤레이터를 증강시키기 위한 방법 및 장치가 개시된다. 일 실시예에서, 집적회로(IC)는 공급 전압 노드에 연결되는 부하 회로를 포함한다. 공급 전압 노드는 외부 전압 레귤레이터로부터 공급 전압을 수신하도록 전기적으로 연결된다. IC는 또한, 공급 전압 노드에 연결되고 부하 회로와 동일한 IC 다이 상에서 구현되는 션트 내장 전압 레귤레이터를 포함한다. 외부 전압 레귤레이터가 명시된 값의 명시된 범위 내에서 공급 전압을 공급하고 있을 때, 내장 전압 레귤레이터는 비활성일 수 있다. 그러나, 공급 전압이 (예컨대, 부하 회로로부터 전류 수요의 급작스런 증가에 응답하여) 명시된 값을 하회하는 경우, 내장 전압 레귤레이터는 부하에 전류를 공급하기 시작할 수 있다. 이것은 외부 전압 레귤레이터에게 증가된 전류 수요에 응답할 충분한 시간을 허용하는 동안, 공급 전압이 그것의 명시된 값의 명시된 범위 안으로 복귀하도록 할 수 있다. 따라서, 공급 전압 노드 상의 전압 강하가 최소화될 수 있다.
일 실시예에서, 방법은 외부 전압 레귤레이터가 IC 상의 공급 전압 노드에 공급 전압을 제공하는 것을 포함한다. 방법은 추가로 공급 노드 상의 전압을 모니터하는 것을 포함한다. IC는 외부 전압 레귤레이터와 션트 구성으로 배열된, 내장된 제2 전압 레귤레이터를 포함한다(즉, 내부 전압 레귤레이터의 출력이 또한 IC 상의 공급 전압 노드와 연결됨). 공급 노드 상의 전압이 임계 레벨을 하회하는 경우(예컨대, 부하 회로에서 전류 수요의 빠른 증가로 인함), 내장 전압 레귤레이터는 공급 전압 노드를 통해 부하 회로에 전류를 제공하기 시작할 수 있다. 이것은 공급 전압 노드 상의 임의의 전압 강하의 규모 및 지속시간을 최소화할 수 있다. 외부 전압 레귤레이터가 부하의 변경되는 조건들에 응답하는 데 충분한 지속시간 동안 내장 전압 레귤레이터에 의해 전류가 제공될 수 있다. 내장 전압 레귤레이터는 전류를 제공하기 시작하도록 트리거한 조건들에 후속하는 어떤 시점에서 부하에 전류를 제공하는 것을 중단할 수 있다.
하기 상세한 설명은 첨부 도면들을 참조하여, 이제 도면들이 간단히 기술된다.
도 1은 집적회로(IC)에 연결된 외부 전압 레귤레이터를 포함하는 시스템의 일 실시예의 블록 다이어그램이다.
도 2a 및 도 2b는 내장 전압 레귤레이터의 일 실시예에서 사용되는 펄스 생성 회로부의 상이한 실시예들을 예시하는 다이어그램들이다.
도 3은 내부 전압 레귤레이터에 의한 증강이 없는, 외부 전압 레귤레이터의 일 실시예의 동작의 그래픽 예시이다.
도 4는 외부 전압 레귤레이터 및 내장 전압 레귤레이터가 구비된 IC를 갖는 시스템의 일 실시예의 동작의 그래픽 예시이다.
도 5는 외부 전압 레귤레이터 및 내장 전압 레귤레이터가 구비된 IC를 갖는 시스템의 일 실시예의 동작의 다른 그래픽 예시이다.
도 6은 내장 전압 레귤레이터의 실시예에 사용되는 펄스 생성 회로부의 일 실시예에 의해 생성되는 펄스의 예시이다.
도 7은 펄스 생성 회로부의 일 실시예의 동작을 예시하는 상태 다이어그램이다.
도 8은 외부 전압 레귤레이터 및 IC 상에 구현되는 내장 전압 레귤레이터를 포함하는 시스템의 일 실시예의 동작을 예시하는 흐름도이다.
도 9는 예시적인 시스템의 일 실시예의 블록도이다.
개시되는 발명 대상은 다양한 수정들 및 대안적인 형태들이 가능하지만, 그의 특정 실시예들은 도면들에서 예시로 도시되고, 본 명세서에서 상세하게 기술될 것이다. 그러나, 그에 대한 도면 및 상세한 설명은 발명의 대상을 개시된 특정 형태로 제한하도록 의도되는 것이 아니며, 반대로, 첨부된 청구범위에 의해 정의되는 바와 같은 기술된 발명의 대상의 사상 및 범주 내에 있는 모든 수정들, 등가들 및 대안들을 포괄하려는 의도로 이해하여야 한다. 본 명세서에서 사용되는 표제들은 오직 구성을 위한 것이며 설명의 범주를 제한하기 위해 사용되는 것으로 의도되지 않는다. 본 출원 전반에 걸쳐 사용되는 바와 같이, "일 수 있다(may)"라는 단어는 의무적인 의미(즉, "이어야만 한다(must)"를 의미)라기보다 오히려 허용의 의미(즉, "~에 대해 가능성을 갖는다"는 의미)로 사용된다. 유사하게, "포함하다(include, includes)" 및 "포함하는(including)"이라는 단어는 포함하지만 이로 제한되지 않음을 의미한다.
다양한 유닛들, 회로들 또는 기타 컴포넌트들이 태스크(task) 또는 태스크들을 수행하도록 "구성"되는 것으로 기술될 수 있다. 그러한 맥락에서, "~하도록 구성되는"은 동작 동안에 태스크 또는 태스크들을 수행하는 "회로를 가진"을 일반적으로 의미하는 구조의 광의의 설명이다. 이와 같이, 유닛/회로/컴포넌트는 유닛/회로/컴포넌트가 현재 온(on) 상태가 아닐 시에도 태스크를 수행하도록 구성될 수 있다. 일반적으로, "~하도록 구성된"에 대응하는 구조를 형성하는 회로는 동작을 구현하기 위하여 실행 가능한 프로그램 명령어들을 저장하는 하드웨어 회로들 및/또는 메모리를 포함할 수 있다. 메모리는 정적 또는 동적 랜덤 액세스 메모리와 같은 휘발성 메모리 및/또는 비휘발성 메모리, 예를 들어 광 또는 자기 디스크 스토리지, 플래시 메모리, 프로그래밍 가능한 판독 전용 메모리(programmable read-only memory) 등을 포함할 수 있다. 유사하게, 다양한 유닛/회로/컴포넌트들은 설명의 편의를 위해 태스크 또는 태스크들을 수행하는 것으로 설명될 수 있다. 그러한 설명은 "~하도록 구성된"이라는 문구를 포함하는 것으로 해석되어야 한다. 하나 이상의 작업을 수행하도록 구성된 유닛/회로/컴포넌트를 언급하는 것은 그 유닛/회로/컴포넌트에 대해 35 U.S.C. § 112, (f) 문단의 해석을 적용하지 않고자 명확히 의도된다.
본 개시내용은 IC 상에 구현되고 외부 전압 레귤레이터와 함께 사용되는 션트 내장 전압 레귤레이터에 관한 것이다. IC 상의 부하 회로(예컨대, 시스템 온 칩, 또는 SOC)에 제공되는 공급 전압은 공급 전압 노드를 통해 제공될 수 있고, 그곳에 외부 및 내장 전압 레귤레이터 둘 모두의 출력이 연결된다. 동작 시, 외부 전압 레귤레이터는 부하 회로에 대한 주전원으로서 사용되고, 내장 전압 레귤레이터는 외부 전압 레귤레이터를 증강시키는 데 사용된다.
외부 전압 레귤레이터들(EVR)은 통상적으로 효율성이 좋다. 그러나, 외부 전압 레귤레이터들은 또한 부하 회로 상의 변경되는 조건들에 응답하는 데 있어 지연이 길어질 수 있다. 예를 들어, 외부 전압 레귤레이터는 부하 회로에 의한 전류 수요의 급작스런 증가에 시기적절하게 응답하지 못할 수 있고, 이로 인해 전압 강하가 일어날 수 있다. 외부 전압 레귤레이터들은 또한 체적당 커패시턴스 요구사항들 및 배치 거리 요구사항들에 의해 제한될 수 있다.
내장 전압 레귤레이터들(IVR)은, 부하 회로에 대한 근접성을 고려했을 때, 지연 특성이 EVR보다 훨씬 우수할 수 있다. 위와 같은 동일한 예시를 이용하여, IVR은 부하 회로에 의한 전류 수요의 급작스런한 증가에 더 신속하게 응답할 수 있고, 많은 경우에 EVR을 이용하여 일어날 수 있는 전압 강하를 피할 수 있다. 그러나, IVR은 통상적으로 커패시턴스 및 자기학적인 요구사항들이 EVR보다 훨씬 더 까다로워서, 그것들의 설계 및 구현이 복잡하다.
따라서, 본 개시내용에서는, IVR이 EVR을 증강하는 데 이용된다. EVR과 IVR 둘 모두에서 출력되는 전류들은 병렬로 단락된다(션트된다). EVR은, IVR과 동일한 IC 상에 구현되는 부하 회로를 위한 주전원으로서 사용될 수 있다. 그러나, IVR은 급격히 증가하는 전류 수요와 같은 변경되는 부하 조건들에 대하여, 전압 강하를 방지하거나 또는 전압 강하의 지속시간 및 규모를 적어도 감소시킬 수 있는 추가 전류를 부하에 공급함으로써 응답할 수 있다. 추가 전류는 EVR이 변경되는 부하 조건들에 응답하기에 충분한 지속시간 동안 IVR에 의해 공급될 수 있다. EVR이 명시된 허용오차(예컨대, 1.0 볼트, ± 5%) 내에서 전력을 제공하고 있을 때, 션트 IVR(SIVR)은 전류가 공급 전압 노드에 제공되지 않는 비활성일 수 있다.
SIVR을 이용하여 EVR을 증강시킴으로써 두 회로에 대한 설계 요구사항들이 덜 엄격하게 될 수 있다. 그러나, 통상의 기술자들에게 명백한 바와 같이, EVR을 증강시키기 위하여 SIVR을 구현하는 것으로 인해 EVR 또는 IVR만을 사용할 때에는 달리 나타나지 않던 추가적인 설계 고려사항들이 있을 수 있다.
이제 도 1을 참조하면, IC 및 EVR을 포함하는 시스템의 일 실시예의 블록 다이어그램이 도시된다. 도시된 실시예에서, EVR(18)은 IC(10) 상의 공급 전압 노드에 연결되고, IC(10)는 패키지(5) 내에서 구현된다. 도시된 실시예에서 EVR(18)은 4-위상 DC-DC 벅 컨버터(181)를 포함한다(각 인덕터(L1 내지 L4) 당 하나의 위상 출력). 그러나 주의할 점은 개시내용은 DC-DC 벅 컨버터 유형 전압 레귤레이터들에 한정되지 않는다는 것이다. 반대로, 개시내용은 IC를 위한 외부 전압원으로서 사용하기에 적합한 사실상 임의의 유형의 회로부 또는 소스를 이용하여 구현될 수 있다.
도시된 실시예에서 IC(10)는 패키지(5) 상에서 구현되고, 패키지(5)는 IC를 수용하기에 적합한 임의의 유형의 패키지일 수 있다. 패키지(5)는 또한 C_Dcap의 다양한 인스턴스들로서 본 명세서에 도시되는 디커플링 커패시턴스를 포함한다. 하나 이상의 인덕턴스가 또한 패키지(5) 내에 구현될 수 있고, L5이 대표적인 인스턴스이다.
도시된 실시예에서 DC-DC 벅 컨버터(181)로부터 제공되는 공급 전압은 기준 전압 입력에 기초할 수 있다. 도시된 실시예에서, 기준 전압은 디지털 워드로서 디지털-아날로그 컨버터(DAC)(182)에 제공된다. 디지털 워드는 아날로그 전압으로 변환되어 DC-DC 벅 컨버터(181)의 기준 전압 입력(REF)에 제공될 수 있다. DC-DC 벅 컨버터(181)는 또한 VSUP 입력을 통해 입력 전압을 수신할 수 있다. 입력 전압은 EVR(18)의 외부에 있는 배터리 또는 기타 소스로부터 제공될 수 있다.
도시된 실시예에서 DC-DC 벅 컨버터(181)는 또한 공급 전압 노드에 연결된 피드백 입력(FB)을 포함한다. DC-DC 벅 컨버터(181) 내의 회로부(본 명세서에 도시되지 않음)는 전류 수요의 변화에 응답하기 위하여 이 피드백을 이용할 수 있다.
도시된 실시예에서 IC(10)는 시스템 온 칩(SOC)(11)을 포함하고, 이는 전력이 공급 전압 노드를 통해 제공되는 부하 회로이다. SOC(11)에는 다수의 상이한 회로들, 예컨대 범용 프로세서, 그래픽 프로세서, 메모리 어레이, 입력/출력(I/O) 회로 등을 포함할 수 있다.
도시된 실시예에서 SIVR(20)은 공급 전압 노드에 연결된 출력을 포함한다. 구체적인 도면에서 단일 인덕터(L5)만 도시되지만, 주의할 점은 SIVR(20)도 또한 다중-위상(예컨대, 4) DC-DC 컨버터로서 구현될 수 있어서, 다수의 인덕터가 출력 노드에 연결될 수 있다는 것이다. 도시된 실시예에서 SIVR(20)은 칩 외부의(패키지 외부일 수도 있음) 다른 소스로부터 전력(VDDH)을 수신할 수 있다. SIVR(20)이 전력을 수신하는 소스는 다른 EVR, 배터리, 또는 기타 적절한 소스일 수 있다. 주의할 점은 SIVR(20)에 대한 전원이 다른 EVR인 경우, 후자를 위한 레귤레이션 요구사항들이 상대적으로 느슨할 수 있다는 것이다. 도시된 실시예에서 SIVR(20)은 실질적으로 EVR(18)과 동일한 전압에서 출력 전류를 제공하도록 구성된다.
SOC(11)의 동작 시, EVR(18)은 주전원의 역할을 한다. 부하 조건들이 현저한 지속시간 동안 상대적으로 안정적일 때, SOC(11)에 의해 인출되는 전류는 EVR(18)에 의해 명시된 전압에서 공급될 수 있다. 그러나, SOC(11)에 의해 전류의 수요가 급격히 증가하여 EVR(18)이 변화에 시기적절하게 응답할 수 없을 때, SIVR(20)이 활성화될 수 있다. SIVR(20)은 SOC(11)에 의한 수요를 충족하기 위하여 전류를 제공하면서, 또한 그렇지 않으면 일어날 수 있는 공급 전압 노드 상의 임의의 전압 강하를 줄여줄 수 있다.
도시된 실시예에서, SIVR(20)은 비교기 회로(23)를 포함한다. 일 실시예에서 비교기 회로(23)는 공급 전압 노드 상에 나타나는 전압과 임계 전압을 비교한다. 공급 전압 노드 상의 전압이 임계 전압을 하회하는 경우, 비교기 회로(23)는 SIVR(20)에 의한 전류의 생성을 야기하여 EVR(18)에 의해 공급되는 전류를 증강시킬 수 있는 하나 이상의 표시를 생성할 수 있다. 공급 노드 상의 전압의 하락은 SOC(11)에 의해 요구되는 전류의 변화에 의해 야기된 전압 강하일 수 있다. SIVR(20)에 의해 제공되는 전류는 전압 강하의 양을 줄여줄 수 있고, 더 나아가 공급 전압이 명시된 허용오차 한계 내에서 유지되게 할 수 있다. SIVR(20)은 EVR(18)이 변화하는 전류 수요에 적절하게 응답할 수 있는 지속시간 동안 계속해서 제공할 수 있다. 일부 실시예들에서, SIVR(20)이 전류를 공급 전압 노드(및 그에 따른 SOC(11))에 제공하는 지속시간은 미리 결정될 수 있지만, 이것이 모든 실시예들에서 필수적인 것은 아니다.
다른 실시예들에서, 공급 전압을 임계 전압에 비교하는 것이 아니라, 비교기(23)는 일부 명시된 지속시간 동안 전압변화율을 결정할 수 있고, 이 변화율에 기초하여 SIVR(20)이 SOC(11)에 전류를 제공하도록 할 수 있다. 또 다른 예에서, 비교기 회로(23)는 다중 파라미터(예컨대, 공급 전압 및 그것의 변화율)를 이용하여 SIVR(20)이 SOC(11)에 전류를 제공할지 여부를 결정할 수 있다.
일반적으로, 임의의 적합한 회로부를 이용하여 SOC(11)에 의해 요구되는 전류의 급증의 발생을 결정할 수 있다. 이어서 회로부는 SIVR(20)에 표시를 제공하여, 그것을 활성화시킴으로써 그로부터 추가 전류를 공급 전압 노드 상에 제공하도록 할 수 있다. SIVR(20)은 EVR(18)이 SOC(11)의 변화하는 수요에 완전히 응답할 수 있는 한정된 시간 동안 추가 전류를 제공할 수 있다.
주의할 점은 오직 SIVR(20)의 단일 인스턴스만 도 1에 도시되어 있다는 것이다. 그러나, 개시내용은 단일 인스턴스에 한정되지 않는다. 많은 IC들에서, 다수의 전력 도메인들이 구현될 수 있고, 각각 다른 것들에 대하여 상이한 공급 전압 상에서 동작한다. 따라서, SIVR(20)의 다수의 인스턴스가 구현될 수 있다. 또한, EVR(18)의 다수의 인스턴스도 또한 구현될 수 있다.
도 2a 및 도 2b는 내장 전압 레귤레이터의 일 실시예에서 사용되는 펄스 생성 회로부의 상이한 실시예들을 각각 예시하는 다이어그램들이다. 펄스 생성 회로들(201, 202) 중 어느 하나를 이용하여 SIVR(20)을 구현할 수 있다. 각각의 펄스 생성 회로는 SOC(11)에 전류를 공급하기 위하여 회로들의 출력 노드를 통해(둘 모두에서 Vout으로 도시됨) 공급 전압 노드에 제공되는 일련의 펄스들을 생성할 수 있다.
펄스들은 펄스 생성 회로(201 또는 202)의 특정 실시예에 의해 생성될 수 있고, 대응하는 드라이버 회로(205)를 통해 성취될 수 있다. 주의할 점은 도시되는 각 실시예들에서, 간결함을 위하여 단일 드라이버 회로(205)(및 대응하는 인덕터)가 도시된다는 것이다. 그러나, 위에서 언급한 바와 같이, SIVR(20)은 다중-위상 DC-DC 컨버터로 구현될 수 있기 때문에, 드라이버 회로(205)의 다수의 인스턴스 및 대응하여 연결되는 인덕터들은 위상 당 하나의 인스턴스씩 각각 존재할 수 있다. 예를 들어, SIVR(20)이 4 위상 DC-DC 컨버터로 구현되는 경우, 드라이버 회로(205)의 4 개의 인스턴스 및 드라이버 회로의 출력에 연결되는 대응하는 인덕터가 존재할 수 있다.
각각의 드라이버 회로(205)는 전압 노드(예컨대, Vddh)에 연결되는 PMOS 트랜지스터 및 접지 노드에 연결되는 NMOS 트랜지스터를 포함하고, 두 트랜지스터는 드라이버 출력 노드(Vph)에서 둘이 서로 연결된다. 본 명세서에 도시된 바와 같이, 인덕터(L5)(패키지(5) 내에 구현됨)는, 드라이버 출력 노드와 공급 전압 노드인 회로의 출력 노드 사이에 연결된다. 프리드라이버 회로(212)는 PMOS 및 NMOS 트랜지스터의 각각의(P1 및 N1, 각각에서) 게이트 단자에 연결된다. 프리드라이버 회로는 한번에 하나씩 PMOS와 NMOS 트랜지스터를 교대로 활성화할 수 있다. PMOS 트랜지스터가 활성화될 때, 드라이버 출력 노드(Vph)는 Vddh를 향해 풀업된다. NMOS 트랜지스터가 활성화될 때, 드라이버 출력 노드(Vph)는 접지를 향해 풀다운된다. 프리드라이버 회로(212)는 유한 상태 기계(finite state machine: FSM)(211)로부터 수신되는 Bdrv 및 Tdrv 신호들에 기초하여 PMOS 및 NMOS 트랜지스터를 활성화 또는 비활성화할 수 있다. 임의의 특정 경우에, 이 실시예에서 드라이버 출력 노드(Vph)의 상태는 Bdrv 및 Tdrv 신호들에 의해 결정될 수 있고, 다음의 진리표에 기초한다.
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일 실시예에서, FSM(211)은 펄스들의 생성을 야기하여 전류가 공급 전압 노드 상에 제공되도록 하는 방식으로 Bdrv 및 Tdrv 신호들을 프리드라이버 회로(212)에 출력할 수 있다. 각각의 펄스는 일련의 삼각파 펄스들을 포함할 수 있고, 이는 드라이버 출력 노드(Vph) 상에서 생성되는 대응하는 구형파 펄스들의 결과물일 수 있다. 노드(Vph) 상에 구형파가 생성될 때, 출력 노드(Vout)(공급 전압 노드) 상에 삼각파가 생성되는데, 이는 인덕터가 전류의 순간적인 변화를 허락하지 않기 때문이다. 각각의 펄스, 및 그에 따른 삼각형 펄스들은, 피크 전류에 비하여 적절한 비율로 바람직한 평균 전류 값을 제공하는 방식으로 생성될 수 있다. 예시적인 펄스 및 그것의 설명은 도 6을 참조하여 아래에 더 자세히 설명된다.
도시된 실시예들에서 FSM(211)은, 비교기 회로(23)로부터 수신될 수 있는 Send_CC 신호를 수신하는 것에 응답하여 펄스들을 생성하기 시작하도록 구성된다. 펄스 생성 회로의 하나의 인스턴스에 대한 FSM(211)의 동작은 도 7에 도시된 상태 다이어그램을 참조하여 아래에 추가로 논의된다.
이전에 논의된 바와 같이, SIVR(20)은 다중-위상 컨버터로서 구현될 수 있다. 일부 실시예에서, FSM(211)의 단일 인스턴스는, FSM(211)의 단일 인스턴스가 각각의 위상에 대한 대응하는 프리드라이버 회로(212) 및 드라이버(205)를 제어하도록 구현될 수 있다. 다른 실시예에서, FSM(211)의 별개의 인스턴스들이, 위상 당 하나씩, 구현될 수 있다.
도 2a에 도시된 펄스 생성 회로부(201)의 실시예는 FSM(211)에 정보를 제공하도록 연결되는 교정 회로(214)를 포함한다. 교정 회로(214)는 드라이버 출력(Vph)으로부터 전류 신호(ISense)를 수신하고, 출력 노드(Vout)로부터 전압 신호(VSense)를 수신하도록 연결된다. 이 신호들의 값에 기초하여, 교정 회로(214)는 교정 버스(Cal_Bus)를 통해 전송되어 삼각형 펄스들의 트레인을 생성하는 데 사용될 정보를 생성할 수 있다. 이 실시예에서 교정 회로(214)에 의해 생성되는 정보는 카운트 값(펄스 카운트의 수를 나타냄), 피크 전류까지 증가하기 위한 카운트의 수, 펄스의 삼각형 부분 동안 위로 카운트 하는 시간(초기 증가 이후), 펄스의 삼각형 부분 동안 아래로 카운트 하는 시간(또한 초기 증가 이후), 및 피크 전류에서 0 전류로 다시 감소하기 위한 카운트의 수를 포함한다. 이 정보를 이용하여, FSM(211)은 원하는 피크 전류 및 평균 전류의 값에서 원하는 폭의 펄스가 생성되도록 할 수 있다. 이 전류는 공급 전압 노드를 통해 부하 회로에 의해 수신될 수 있고, EVR(18)이 전류에 대한 수요 증가에 즉시 응답할 수 없을 때, EVR(18)로부터의 어떠한 전류의 부족도 보충할 수 있다. SIVR(20)은 펄스 생성 회로(201)의 하나 이상의 인스턴스를 이용하여 일련의 이러한 펄스들을 생성할 수 있다.
도 2b에 도시된 펄스 생성 회로부(202)의 다른 실시예는 교정 회로부를 포함하지 않고, 따라서 이전 단락에서 논의된 다양한 값들을 연산하지 않는다. 대신, 전류 비교기(219)가 피크 전류까지 전류의 증가를 제어한다. 전류가 증가된 이후에, 펄스의 종료 시 0으로 감소될 때까지 클럭 신호에 따라 펄스의 삼각형들이 생성될 수 있다.
Npeak 값은 IDAC(전류 디지털-아날로그 컨버터)를 이용하여 피크 전류(Ipeak)를 선택하는 n-비트 디지털 제어 신호이다. 이 디지털 제어 신호는 SIVR(20) 내부 또는 외부에 있는 레지스터 또는 기타 저장 유닛으로부터 수신될 수 있다. Isense는 PMOS 트랜지스터(P1)에 의해 인덕터 안으로 들어가는 전류의 전송을 추적하는 실시간 전류이다. Isense가 Ipeak 이상일 때, 신호 AtPeak가 전류 비교기에 의해 생성되고, FSM은 (AND 게이트(221)를 통해) SR 래치(209) 상의 리셋(R)의 활성설정을 야기할 수 있고, 이 실시예에서 AND 게이트(221)는 또한 FSM(211)으로부터 인에이블 신호 R_en을 수신하도록 연결된다. 이는 결과적으로 NMOS 트랜지스터(N1)가 켜지고, PMOS 트랜지스터들(P1)은 꺼지도록 할 수 있다(Tdrv는 비활성설정으로 간주함). 전류 ISense가 Ipeak 값을 하회하는 이후 일부 시점에서, FSM(211)은 AND 게이트(217)를 통해 SR 래치 상의 셋(S)의 활성설정을 야기할 수 있다. AND 게이트(217)는 클럭 신호 및 FSM(211)으로부터 인에이블 신호(S_en)를 수신하도록 연결된다. SR 래치(209)가 AND 게이트(217)로부터의 하이(high) 출력에 응답하여 세트(set)될 때, Bdrv 신호는 활성설정되어, 그에 따라 프리드라이버는 PMOS 트랜지스터(P1)는 켜지게 하고 NMOS 트랜지스터(N1)는 꺼지게 한다(Tdrv는 비활성설정으로 간주함). 이 사이클은 회로가 FSM(211)에 의한 Tdrv 신호의 활성설정에 응답하여 전류를 다시 0으로 감소시킬 때까지 반복될 수 있다. FSM(211)이 Tdrv 신호를 활성설정할 때, PMOS와 NMOS 트랜지스터(P1, N1) 둘 모두 꺼지고 드라이버 출력 노드(Vph)는 삼-상태화된다. 드라이버 출력 노드의 삼-상태화 시, 드라이버 출력 노드 상의 전류는 다음 펄스가 생성되기 전에 다시 0으로 떨어질 수 있다. FSM(211)은 또한 전류가 SIVR(20)에 의해 제공되지 않을 때 드라이버 출력 노드의 삼-상태화를 야기할 수 있다.
도 3은 SIVR에 의한 증강이 없는 EVR의 일 실시예의 동작의 그래픽 예시이다. 예시된 예에서, 두 그래프가 도시된다. 위 그래프는 부하에 의한 전류(ILoad)의 급작스런 증가 및 EVR에 의해 제공되는 대응하는 전류(IEVR)의 증가를 예시한다. 그래프에서 보이는 바와 같이, EVR의 응답은 부하에 의해 요구되는 전류의 증가보다 훨씬 더 느리다. 따라서, 아래 그래프에서 보이는 바와 같이, 증가된 전류 수요에 응답하는 EVR 지연으로 인해 도시된 바와 같이 전압 강하가 일어난다. 이 전압 강하는 바람직하지 않은데, 그 이유는 공급 전압이 허용오차 하한을 하회할 수 있기 때문이다. 결과적으로 이것은 부하 회로 내의 회로부의 오작동을 야기할 수 있다.
SIVR은 부하 전류 수요의 급증에 응답하는 것에 대하여 더 짧은 지연을 가질 수 있기 때문에, 도 3에 도시된 바와 같은 EVR의 긴 지연에 의해 야기되는 전류 갭을 채우는 데 사용될 수 있다. 결과적으로 이것은 전압 강하의 양을 줄일 수 있다. 이것은 도 4에 예시되고, 이는 EVR 및 SIVR을 구비한 IC를 갖는 시스템의 일 실시예의 동작의 그래픽 예시이다. 위에 있는 그래프는 도 3의 상대역으로서 동일한 전류 응답을 예시한다. 도 4의 아래 그래프에 도시된 바와 같이, 증가된 전류 수요로 인해 여전히 전압 강하가 일어날 수 있다. 그러나, 전압 강하의 규모는 SIVR에 의해 제공되는 증강으로 인해 현저히 작을 수 있다. 적어도 일부의 인스턴스들에서, 이것은 EVR의 지연에도 불구하고, 공급 전압이 허용오차 내에 유지되도록 할 수 있다.
도 5는 EVR 및 SIVR을 구비한 IC를 갖는 시스템의 일 실시예의 동작의 다른 그래픽 예시이다. 위에 있는 그래프에서, 부하 회로에 의한 전류 수요의 급증으로 인한 전압의 변화의 다른 예시가 도시된다. 그래프에서, EVR과 SIVR 둘 모두에 대한 조합된 전압(Vdd)이 도시되고, SIVR에서 분리된 EVR의 기여가 함께 도시된다. 그래프들에 도시된 바와 같이, EVR 전압이 떨어지고, 그에 따라 SIVR의 활성화를 야기한다. SIVR의 활성화 시, 조합된 SIVR+EVR 전압은 공급 노드 상의 전압 강하를 막고, 조합된 전압은 EVR이 증가된 부하 전류 수요에 응답함에 따라 안정된 값으로 진정된다.
아래 그래프에서, EVR, SIVR로부터의 전류 및 조합된 EVR/SIVR 전류가 도시된다. 공급 전압 노드 상의 전체 전류에 대한 SIVR의 기여가 굵은 삼각형에 의해 표시된다. 공급 노드 상의 전압이 하락하고 SIVR이 이에 응답하여 활성화됨에 따라, 전류에 대한 그것의 기여는 급격히 증가된다(이 구체적인 예에서 100 ns에 6 암페어 증가하지만, 한정되는 것으로 의도되지 않음). 이어서 EVR이 응답함에 따라, SIVR 전류는 천천히 0으로 감소한다.
SIVR이 없는 EVR의 응답은, 이 그래프 및 도 3 및 도4에 도시된 바와 같이, SIVR로부터의 전류의 증가보다 훨씬 더 느리다. SIVR로부터의 증강이 있는 경우, EVR로부터의 전류의 증가는 SIVR의 존재에도 불구하고 느리게 유지되지만, 동일한 피크 레벨에 도달하지 않는다. 대신, EVR 전류가 더 일찍 수평을 유지하기 시작한다. SIVR의 급속한 응답 때문에, 조합된 전류도 또한 급격히 증가한다. EVR이 변경에 응답하고 SIVR 전류가 감소함에 따라, SIVR 전류가 0으로 복귀하는 것과 같이 진정될 때까지 조합된 전류는 계속해서 안정화된다.
주의할 점은 도 3 내지 도 5에 도시된 그래프들은 예시적이고, 본 명세서에 개시된 방법 및 장치의 모든 실시에들에 적용되지 않는다. 대조적으로, 매우 다양한 실시예들이 이 개시내용의 범주 내에 드는 것으로 고려되고, 그것들의 각각의 응답(특정 전압, 전류, 및 시간 값들을 포함)은 위에서 논의한 예시들에 도시된 것에서 달라질 수 있다.
도 6은 내장 전압 레귤레이터의 실시예에 사용되는 펄스 생성 회로부의 일 실시예에 의해 생성되는 펄스의 예시이다. 위에서 언급한 바와 같이, SIVR로부터의 전류를 생성하기 위하여, 일련의 펄스들이 SIVR내의 펄스 생성 회로부로부터 출력될 수 있다. 일 실시예에서, 생성된 펄스들은 도 6에 도시된 예시적인 펄스와 유사하게 보일 수 있다.
펄스의 생성 이전에, 드라이버 회로(예컨대, 도 2a 또는 도 2b 중 어느 하나의 드라이버 회로(205))는 드라이버 회로의 두 트랜지스터가 꺼져 있고 출력 노드는 삼-상태화된, 비활성 상태일 수 있다. 전류가 시간 Tup동안 0에서 피크 전류(Ipeak)까지 증가함에 따라, 펄스의 생성은 트랜지스터들 중 하나(예컨대, PMOS 트랜지스터)의 활성화와 함께 시작될 수 있다. 피크 전류에 도달한 이후에, 다른 트랜지스터(예컨대, NMOS 트랜지스터)가 활성화되는 반면, 전류가 증가하는 동안 활성이었던 트랜지스터는 비활성화된다. 이어서 전류가 한정된 시간 동안 하락할 수 있다. 이 구체적인 예에서, 전류는 평균 전류 값(IAvg)으로 하락하지만, 이것은 다양한 실시예들에서 생성되는 펄스들에 대하여 반드시 옳은 것은 아니다. 그 후에, 활성 트랜지스터는 꺼질 수 있고, 비활성 트랜지스터는 켜질 수 있어서, 전류는 다시 증가하기 시작한다. 전류는 시간 T1에서 피크 전류 값까지 다시 증가할 수 있다. 피크 전류에 도달한 이후에, 트랜지스터들은 다시 스위칭되고, 전류는 시간 T2 동안 하락한다. 이 사이클은 두 트랜지스터들이 비활성화될 때까지 자체적으로 여러 차례 반복한다. 그 후에, 전류는 시간 TDown에서 피크 전류에서 0까지 하락한다.
특정 양의 평균 전류(Iavg)가 제공되도록 피크 전류(IPeak)를 제한하는 것이 바람직할 수 있다. 단일 삼각형 펄스의 경우, 비율 β = IAvg/IPeak는 0.5이다. 이 비율은 피크 전류가 평균 전류의 두배이기 때문에 바람직하지 않을 수 있다. 도 6에 도시된 예시에서, 단일 삼각형 펄스를 이용하는 대신에, 생성된 펄스는 전류의 초기 증가 이후에 다수의 삼각형 피크 및 밸리를 포함한다. 펄스 내의 다수의 삼각형에 대하여 바람직한 평균 전류 대 피크 전류의 비율을 얻기 위하여, 다음의 공식이 사용될 수 있다: β = [N+1 ― sqrt(N+1)/]N, 여기서 N은 시간 T2의 하향 기울기들의 개수이다. 대안적으로, 값 N은 아래로 뾰족한 삼각형들의 개수로서 고려될 수 있다. 이 경우에서 N+1은 피크 또는 위로 뾰족한 삼각형들의 개수이다.
도 6에 도시된 예시를 이용하여, 값 N = 8이면 β = 0.75가 되고, 이 예시에서, 각각의 펄스에 대한 평균 전류가 6A일 때, 각각의 펄스에 대한 피크 전류는 8A가 된다. 일반적으로, 숫자 N은 그 결과로 생긴 펄스에 대하여 바람직한 평균 대 피크 전류의 비율을 성취하는 방식으로 선택될 수 있다.
바람직한 평균 대 피크 전류의 비율은 더 큰 자기장으로부터의 자속으로 인한 인덕터의 포화를 방지하도록 선택될 수 있다. 자기장은 순시 피크 전류에 기초하여 포화할 것이다. 자기 포화는 인덕터를 손상 또는 파괴할 수 있다. 따라서, 숫자 N 및 결과적인 비율 β는 SIVR의 출력 인덕터를 포화시키지 않는 값으로 피크 전류를 제한하도록 선택될 수 있다. 그러나, EVR의 더 긴 지연으로 인해 야기된 갭을 채우기에 충분한 피크 전류를 제공하는 것이 또한 바람직할 수 있다. 또한, 더 높은 대역폭 시스템의 경우, 더 적은 수의 삼각형을 갖는 것이 바람직할 수 있다. 따라서, β 값을 선택하는 데 있어 바람직한 대역폭과 바람직한 평균 전류의 균형을 맞추는 동시에 SIVR의 출력 인덕터를 포화시키지 않으면서 평균 전류를 생산하기에 충분한 피크 전류 값을 제공하는 것을 포함한다.
선택된 펄스들은, SIVR이 활성적으로 부하 회로에 전류를 제공하는 동안, 여러 차례 전송될 수 있다. 도 5에 도시된 ISIVR에 대하여 삼각형 형상을 성취하는 것이 바람직한 경우, SIVR(20)로부터의 전체 전류가 0까지 감소함에 따라 연속적인 펄스들 사이의 간격은 증가될 수 있다. 펄스들은, 도 2a 및 도 2b를 참조하여 위에서 논의된 것들과 같은 다수의 드라이버 회로를 연속적으로 스위칭함으로써 생성될 수 있다.
도 7은 드라이버 회로를 구비한 펄스 생성 회로부의 일 실시예의 동작을 예시하는 상태 다이어그램이다. 상태 다이어그램은 여기서 드라이버 회로의 일 인스턴스에 적용되지만, 드라이버 회로의 다수의 인스턴스들이 펄스 생성 회로부의 다양한 실시예들에서 제시될 수 있고, 그에 따라 상태 다이어그램의 다중 인스턴스들이 중첩적으로 동시에 수행될 수 있다는 것이 이해된다. 주의할 점은 도시되는 상태 다이어그램은 위에서 도시된 펄스 생성 회로부의 실시예들뿐만 아니라, 본 명세서에서 명쾌하게 논의되지 않은 다른 실시예에도 사용될 수 있다는 것이다.
상태(705)에서, SIVR이 비활성이기 때문에, 펄스 생성 회로부는 대기 상태에 있다. 이 실시예에서, Tdrv 신호가 로직 1로서 활성설정되면 그에 따라 드라이버 회로는 삼-상태화된다. Send_CC 신호가 FSM에 의해 수신될 때, Tdrv 신호는 비활성설정될 수 있고, Bdrv 신호가 활성설정되어, 드라이버 회로 내의 PMOS 트랜지스터의 활성화를 일으킨다(상태 710). 전류가 증가됨에 따라, Nup을 카운팅하는 것이 개시된다. Nup의 카운트는 전류가 펄스 동안 0에서 그것의 피크까지 증가할 수 있는 횟수이다. 상태(715)에서, Bdrv가 로직 0으로 다시 비활성설정됨에 따라, N2의 카운트가 개시된다. N2의 카운트는 Bdrv가 로우(low)로 유지되고, 그에 따라 전류가 그것의 피크에서 내리막 경사에 있는 횟수이다. 주의할 점은 이 횟수 동안, NMOS 트랜지스터는 활성화한다는 것이고, 그 후 Bdriv가 로직 0이고 Tdrv도 로직 0일 때마다 Vph가 접지를 향해 풀다운된다. 상태(720)에서, N1의 카운트 동안 Bdrv는 다시 활성설정되고, 이는 전류가 특정 삼각형의 밸리에서 피크 전류까지의 그것의 오르막 기울기 상에 있는 횟수이다. (725)에서, Bdrv가 아직 하이(high)인 동안, 내부 카운터는 N 값을 증가시키고, 이는 특정 펄스에서 삼각형들의 수이고, 도 6를 참조하여 위에서 논의된 바와 같다. 상태(730)에서, N 값이 Nc 값(펄스에 대하여 선택된 삼각형들의 수, 위에서 논의한 공식에서 N으로 도시됨)보다 작은 경우, 상태(715)로 다시 전환이 이루어지고 사이클이 반복한다. 사이클은 Nc의 카운트에 도달할 때까지 계속될 것이다. Nc가 도달되면, 상태(735)로 전환이 이루어지고, Bdrv는 로직 0으로 비활성설정되고, Tdrv를 로직 1로 활성설정함으로써 드라이버 회로는 삼-상태화된다. 전류는 Ndown의 카운트 동안 0으로 감소되고, 이어서 방법은 (705)의 대기 상태로 복귀한다.
도 8은 EVR과 함께 SIVR을 동작시키기 위한 방법의 일 실시예의 흐름도이다. 방법(800)은 위에서 논의한 하드웨어/회로 실시예들 중 임의의 것을 이용하여 활용될 수 있다. 또한, 방법(800)은 본 명세서에서 논의되지 않은 다른 하드웨어/회로 실시예들에 의해 활용될 수 있다는 것이 가능하고 고려된다.
방법(800)은 EVR로부터 IC에 공급 전압을 제공하는 것으로 시작한다(블록(805)). EVR은 다양한 전류 값들에서 공급 전압을 제공할 수 있다. EVR은 명시된 값에서, 명시된 허용오차 내에서, 그리고 부하 회로에 의해 요구되는 전류에서 공급 전압을 제공하도록 시도한다. 부하에 의해 요구되는 전류의 상대적으로 느리고/느리거나 작은 변화에 대하여, EVR은 명시된 전압의 허용오차 내에서 전류를 제공하는 것이 가능할 수 있다.
EVR이 공급 전압을 제공함에 따라, IC 내의 공급 전압 노드에 나타나는 전압이 모니터된다(블록(810)). 공급 전압 노드는, EVR에 의해 공급 전압이 제공되고 부하 회로에 의해 전력이 수신되는 노드이다. 주의할 점은 본 명세서에서 도시되는 실시예는 공급 전압 값을 모니터하는 것에 대하여 논의하지만, 다른 실시예들에서는 다른 전기적 값들이 모니터될 수 있다는 것이다. 예를 들어, 전류 및/또는 전압의 변화율이 모니터되는 실시예들이 가능하고 고려된다.
전압 강하가 검출되면(블록(815), 예), SIVR은 한정된 지속시간 동안 부하 회로에 전류를 제공할 것이다(블록 820). 일부 실시예들에서 지속시간은 미리 결정될 수 있거나, 또는 다른 실시예들에서 상황에 따라 결정될 수 있다. 둘 중 어떤 경우든, 전압 강하를 일으킨, 부하 회로로부터의 증가된 전류 수요에 EVR이 응답하기에 충분한 시간 동안 전류를 SIVR이 제공하는 것이 바람직할 수 있다. EVR보다 지연이 훨씬 적은, SIVR로부터 전류를 제공함으로써, 부하 회로에 의해 요구되는 전류와 EVR에 의해 제공될 수 있는 순시 전류 사이의 갭이 채워질 수 있다. SIVR로부터 전류를 제공하는 것은 또한 부하에 의해 요구되는 전류의 빠른 증가로 인한 임의의 전압 강하의 크기를 감소시킬 수 있고, 공급 전압 값이 그것의 명시된 허용오차 내에 머물도록 할 수 있다.
전압 강하가 검출되지 않으면(블록(815), 아니오), 공급 전압은 EVR에 의해서 배타적으로 계속해서 제공된다. 또한, SIVR이 한정된 지속시간 동안 전류를 제공하면, EVR은 IC의 부하 회로에 공급 전압의 배타적인 제공을 재개할 수 있다.
다음으로 도 9를 참조하면, 시스템(150)의 일 실시예의 블록도가 도시된다. 도시된 실시예에서, 시스템(150)은 외부 메모리(158)에 연결되는 집적회로(10)의 인스턴스를 하나 이상 포함한다. 집적회로(10)는 하나 이상의 주변장치(154) 및 외부 메모리(158)에 연결된다. 또한 집적회로(10)에 공급 전압을 공급하고, 메모리(158) 및/또는 주변장치(154)에 하나 이상의 공급 전압을 공급하는 전원 공급장치(156)가 제공된다. 일부 실시예들에서, 집적회로(10)의 인스턴스가 둘 이상 포함될 수 있다(둘 이상의 외부 메모리(158)도 포함될 수 있음).
주변장치(154)들은 시스템(150)의 유형에 따라 원하는 회로를 임의대로 포함할 수 있다. 예를 들어, 일 실시예에서, 시스템(150)은 모바일 디바이스(예컨대, 개인용 휴대 단말기(PDA), 스마트 폰, 기타 등등)일 수 있으며, 주변장치들(154)은 다양한 유형들의 무선 통신용 디바이스들, 그 예로서 WiFi, 블루투스, 셀룰러, 글로벌 포지셔닝 시스템, 기타 등등을 포함할 수 있다. 또한, 주변장치(154)들은 RAM 저장 장치, 솔리드 스테이트 저장 장치(solid-state storage) 또는 디스크 저장 장치를 비롯한 추가 저장 장치를 포함할 수 있다. 주변장치(154)들은 터치 디스플레이 스크린 또는 멀티터치 디스플레이 스크린을 비롯한 디스플레이 스크린과 같은 사용자 인터페이스 디바이스들, 키보드 또는 다른 입력 디바이스들, 마이크로폰, 스피커 등을 포함할 수 있다. 다른 실시예들에서, 시스템(150)은 임의의 유형의 컴퓨팅 시스템(예를 들어, 데스크톱 개인용 컴퓨터, 랩톱, 워크스테이션, 태블릿 등)일 수 있다.
외부 메모리(158)는 임의의 유형의 메모리를 포함할 수 있다. 예를 들어, 외부 메모리(158)는 SRAM, DRAM(dynamic RAM), 예컨대, SDRAM(synchronous DRAM), double data rate(DDR, DDR2, DDR3, LPDDR1, LPDDR2 등) SDRAM, RAMBUS DRAM 등일 수 있다. 외부 메모리(158)는 SIMM(single inline memory module), DIMM(dual inline memory module) 등과 같은 메모리 디바이스가 장착되는 하나 이상의 메모리 모듈을 포함할 수 있다.
상기 개시내용이 완전하게 인식된다면, 본 발명이 속한 기술 분야의 통상의 기술자에게 있어 수많은 변경들 및 수정들은 명백해질 것이다. 하기 청구범위는 모든 그러한 변경들 및 수정들을 망라하는 것으로 해석되는 것으로 의도된다.

Claims (20)

  1. 집적회로로서,
    부하 회로; 및
    공급 전압 노드에서 상기 부하 회로에 연결되는 내부 전압 레귤레이터 - 상기 집적회로는 외부 전압 레귤레이터로부터 상기 공급 전압 노드에 전압을 제공하도록 구성되는 입력을 추가로 포함하고, 상기 내부 전압 레귤레이터는 상기 외부 전압 레귤레이터에 의해 제공되는 출력 전압이 미리 결정된 임계값 미만이라는 결정에 응답하여 상기 부하 회로에 전류를 제공하도록 구성됨 ―
    를 포함하는, 집적회로.
  2. 제1항에 있어서, 상기 내부 및 외부 전압 레귤레이터는 각각 각자의 출력 전압들 및 전류들을 복수의 위상으로 제공하도록 구성되는 스위칭 전압 레귤레이터들인, 집적회로.
  3. 제2항에 있어서, 상기 내부 전압 레귤레이터는 펄스 생성 회로부를 포함하고, 상기 펄스 생성 회로부는 상기 외부 전압 레귤레이터에 의해 제공되는 상기 출력 전압이 상기 미리 결정된 임계값 미만이라는 결정에 응답하여 다수의 펄스를 생성하도록 구성되는, 집적회로.
  4. 제3항에 있어서, 상기 펄스 생성 회로부는 프리드라이버 회로(pre-driver circuit), 풀업 트랜지스터, 및 풀다운 트랜지스터를 포함하고, 상기 풀업 및 풀다운 트랜지스터는 출력 노드에 연결되는, 집적회로.
  5. 제4항에 있어서, 상기 펄스 생성 회로부는 펄스의 생성 동안 상기 풀업 트랜지스터를 N+1 회 활성화하고, 상기 풀다운 트랜지스터를 N 회 활성화하고, 상기 펄스의 종료 시 상기 출력 노드를 삼-상태화(tri-state)하도록 구성되고, N은 정수값인, 집적회로.
  6. 제5항에 있어서, 상기 펄스에 대하여 평균 전류 대 피크 전류의 비율 β는 공식 β = [N+1 ― sqrt(N+1)/]N에 의해 계산되는, 집적회로.
  7. 제1항에 있어서, 상기 내부 전압 레귤레이터는, 상기 외부 전압 레귤레이터에 의해 제공되는 상기 출력 전압이 상기 미리 결정된 임계값 이상의 값으로 복귀할 때까지 전류를 계속해서 공급하도록 추가로 구성되는, 집적회로.
  8. 제1항에 있어서, 상기 내부 전압 레귤레이터는 직류-직류(DC-DC) 벅 레귤레이터를 포함하는, 집적회로.
  9. 집적회로(IC)의 외부에 구현된 제1 전압 레귤레이터로부터 상기 IC 상에 구현된 부하 회로에 전압을 제공하는 단계; 및
    상기 전압이 임계값 미만일 때, 상기 IC 상에 구현된 제2 전압 레귤레이터로부터 상기 부하 회로에 전류를 제공하는 단계
    를 포함하는, 방법.
  10. 제9항에 있어서, 상기 부하 회로에 전류를 제공하는 단계는 상기 전압이 상기 임계값 미만일 때 응답하여 상기 제2 전압 생성기 내의 펄스 생성 회로부에 의해 상기 IC 상의 공급 전압 노드로 다수의 펄스를 출력하는 단계를 포함하고, 상기 제1 및 제2 전압 레귤레이터 둘 모두의 출력들은 상기 공급 전압 노드에 연결되는, 방법.
  11. 제10항에 있어서, 상기 전압이 상기 임계값 이상일 때, 상기 제2 전압 레귤레이터는 상기 부하 회로에 전류를 제공하는 것을 중단하는 단계를 추가로 포함하는, 방법.
  12. 제10항에 있어서, 상기 펄스 생성 회로부에 의해, 출력 노드에 각각 연결된 풀업 트랜지스터 및 풀다운 트랜지스터를 교대하는 순서로 활성화함으로써 펄스를 생성하는 단계를 추가로 포함하고, 펄스를 생성하지 않을 때 상기 펄스 생성 회로부가 상기 출력 노드를 삼-상태화하는 단계를 추가로 포함하는, 방법.
  13. 제12항에 있어서, 펄스를 생성하는 단계는, 상기 펄스 생성 회로부가 상기 펄스의 생성 동안 상기 풀업 트랜지스터를 N+1 회 활성화하고 상기 풀다운 트랜지스터를 N 회 활성화하는 단계를 포함하고, N은 정수값인, 방법.
  14. 제13항에 있어서, N은 상기 펄스 생성 회로부에 의해 출력되는 평균 출력 전류 대 상기 펄스 생성 회로부에 의해 출력되는 피크 전류의 비율에 기초하는, 방법.
  15. 시스템으로서,
    제1 전압 레귤레이터; 및
    부하 회로 및 제2 전압 레귤레이터를 포함하는 집적회로(IC) - 상기 제1 전압 레귤레이터는 상기 IC의 외부에 있고, 상기 부하 회로는 공급 전압 노드에서 상기 제1 및 제2 전압 레귤레이터에 연결되고, 상기 제2 전압 레귤레이터는 상기 제1 전압 레귤레이터에 의해 제공되는 전압이 명시된 값 미만일 때 상기 부하 회로에 전류를 제공하도록 구성됨 ―
    를 포함하는, 시스템.
  16. 제15항에 있어서, 상기 제2 전압 레귤레이터는, 상기 제1 전압 레귤레이터에 의해 제공되는 상기 전압이 명시된 값 미만일 때 펄스들을 생성하도록 구성되는 펄스 생성 회로부를 포함하고, 상기 펄스들은 상기 공급 전압 노드를 통해 상기 부하 회로에 제공되는, 시스템.
  17. 제16항에 있어서, 상기 펄스 생성 회로부는,
    펄스들이 생성되게 하도록 구성되는 유한 상태 기계(finite state machine);
    상기 유한 상태 기계로부터 제어 신호들을 수신하도록 연결되는 프리드라이버 회로;
    상기 프리드라이버 회로에 연결되는 풀업 트랜지스터; 및
    상기 프리드라이버 회로에 연결되는 풀다운 트랜지스터를 포함하고, 상기 풀업 및 풀다운 트랜지스터는 각각 출력 노드를 구동하도록 연결되는, 시스템.
  18. 제17항에 있어서, 상기 프리드라이버 회로는 상기 유한 상태 기계로부터 대응하는 제어 신호들을 수신하는 것에 응답하여 상기 풀업 및 풀다운 트랜지스터를 교대로 활성화함으로써 펄스의 생성을 일으키도록 구성되는, 시스템.
  19. 제15항에 있어서, 상기 제1 및 제2 전압 레귤레이터는 각자의 출력 전압을 복수의 위상으로 제공하도록 구성되는 스위칭 전압 레귤레이터를 각각 포함하는, 시스템.
  20. 제15항에 있어서, 상기 제1 및 제2 전압 레귤레이터는 다중 위상 직류-직류(DC-DC) 벅 컨버터를 포함하는, 시스템.
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