TW201535397A - 半導體記憶裝置及漏電流檢測方法 - Google Patents

半導體記憶裝置及漏電流檢測方法 Download PDF

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semiconductor memory
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Yuzuru Shibazaki
Dai Nakamura
Yoshihiko Kamata
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Toshiba Kk
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Abstract

本發明係提供一種半導體記憶裝置，其具備漏電流檢測電路，該漏電流檢測電路包含：檢測輸入端，其係連接於字元線；第1檢測端；耦合電路，其係連接於上述檢測輸入端與上述第1檢測端之間；第1開關電路，其係響應控制信號對上述第1檢測端供給成為基準之電壓；及輸出電路，其係輸出與藉由上述耦合電路使上述檢測輸入端與上述第1檢測端耦合所引起之上述第1檢測端之電壓之變化相應之檢測信號。

Description

半導體記憶裝置及漏電流檢測方法
本實施形態係一般關於具備漏電流檢測電路之半導體記憶裝置及漏電流檢測方法。
NAND型快閃記憶體等半導體記憶裝置係伴隨著製造過程之微細化與記憶體容量之大容量化，字元線之漏電流成為較大之問題。因此，有人提出如下技術：於記憶體晶片內設置字元線之漏電流之檢測電路，將該檢測電路所檢測之漏電流與特定之閾值進行比較，當漏電流超過閾值時，判斷為不良(“FAIL”)。
為了有效利用半導體記憶裝置之晶片面積而增加記憶體容量，較理想為以構成要素較少之簡易之電路構成漏電流檢測電路。又，作為漏電流檢測電路，較理想為通用性優異之構成。
本發明係提供一種具備以簡易之電路構成之漏電流檢測電路之半導體記憶裝置及漏電流檢測方法。
根據本實施形態，提供一種半導體記憶裝置，其具備漏電流檢測電路，該漏電流檢測電路具有：檢測輸入端，其係連接於字元線；第1檢測端；耦合電路，其係連接於上述檢測輸入端與上述第1檢測端之間，響應第1控制信號使上述檢測輸入端與上述第1檢測端電性耦合；第1開關電路，其輸出端連接於上述第1檢測端，響應第2控制信號對上述第1檢測端供給成為基準之電壓；及輸出電路，其係輸出與 上述耦合電路響應上述第1控制信號使上述檢測輸入端與上述第1檢測端耦合所引起之上述第1檢測端之電壓之變化相應之檢測信號。
10‧‧‧列解碼器
11‧‧‧區塊解碼器
12‧‧‧傳送閘極
13‧‧‧驅動器電路
14‧‧‧記憶體胞單元
14n‧‧‧記憶體胞單元
20‧‧‧漏電流檢測電路
21‧‧‧耦合電路
22‧‧‧檢測輸入端
23‧‧‧檢測端
24‧‧‧輸出端
25‧‧‧輸出電路
26‧‧‧時控CMOS反相器
27‧‧‧PMOS電晶體
28‧‧‧NMOS電晶體
30‧‧‧記憶體區塊
40‧‧‧周邊電路
41‧‧‧指令暫存器
42‧‧‧控制電路
43‧‧‧高電壓產生電路
50‧‧‧行解碼器
60‧‧‧感測放大器
70‧‧‧恆定電流電路
100‧‧‧第2電路部
103‧‧‧NMOS電晶體
104‧‧‧PMOS電晶體
105‧‧‧NMOS電晶體
110‧‧‧反相器
111‧‧‧反相器
112‧‧‧NMOS電晶體
113‧‧‧NMOS電晶體
114‧‧‧PMOS電晶體
115‧‧‧NMOS電晶體
121‧‧‧傳送電晶體
122‧‧‧傳送電晶體
123‧‧‧傳送電晶體
124‧‧‧傳送電晶體
125‧‧‧傳送電晶體
126‧‧‧字元線
127‧‧‧字元線
131‧‧‧SGD驅動器
132‧‧‧CG驅動器
133‧‧‧CG驅動器
134‧‧‧CG驅動器
135‧‧‧SGS驅動器
141‧‧‧選擇電晶體
141n‧‧‧選擇電晶體
142‧‧‧記憶體胞電晶體
142n‧‧‧記憶體胞電晶體
143‧‧‧記憶體胞電晶體
143n‧‧‧記憶體胞電晶體
144‧‧‧記憶體胞電晶體
144n‧‧‧記憶體胞電晶體
145‧‧‧選擇電晶體
145n‧‧‧選擇電晶體
210‧‧‧NMOS電晶體
211‧‧‧電容器
230‧‧‧第2檢測端
251‧‧‧PMOS電晶體
252‧‧‧NMOS電晶體
261‧‧‧PMOS電晶體
262‧‧‧PMOS電晶體
263‧‧‧NMOS電晶體
264‧‧‧NMOS電晶體
701‧‧‧NMOS電晶體
702‧‧‧NMOS電晶體
1340‧‧‧NMOS電晶體
1341‧‧‧NMOS電晶體
1342‧‧‧NMOS電晶體
2100‧‧‧第2耦合電路
2101‧‧‧NMOS電晶體
2102‧‧‧電容器
BL0‧‧‧位元線
BLn‧‧‧位元線
BSTON‧‧‧信號
CGNSW‧‧‧控制信號
CGNSW1‧‧‧控制信號
DIS‧‧‧控制信號
GB‧‧‧電壓
IREFN‧‧‧控制信號
Out‧‧‧輸出信號
PCHGH‧‧‧控制信號
PCHGH2‧‧‧控制信號
PCHGn‧‧‧控制信號
PRO‧‧‧控制信號
RDECADn‧‧‧信號
REFLEAKEN‧‧‧控制信號
RST‧‧‧控制信號
S10~S16‧‧‧步驟
SEL‧‧‧區塊選擇信號
SEN‧‧‧電壓
SENH‧‧‧電壓
SENH2‧‧‧電壓
SENN‧‧‧電壓
SGD‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SL‧‧‧源極線
STB‧‧‧控制信號
STBn‧‧‧控制信號
t0~t6‧‧‧時序
T1‧‧‧預充電期間
T2‧‧‧洩漏期間
T3‧‧‧檢測期間
TG‧‧‧閘極輸入
VDD‧‧‧電源電壓
VPASS‧‧‧非選擇寫入電壓
VPGM‧‧‧寫入電壓
VRDEC‧‧‧電壓
VSS‧‧‧接地電位
Vth‧‧‧閾值電壓
WL0‧‧‧字元線
WL126‧‧‧電壓
WL127‧‧‧電壓
圖1係顯示具備第1實施形態之漏電流檢測電路之半導體記憶裝置之圖。
圖2係顯示CG驅動器之一個實施形態之圖。
圖3係概略性顯示漏電流檢測方法之時序圖。
圖4係顯示漏電流檢測方法之流程之圖。
圖5係顯示第2實施形態之漏電流檢測電路之圖。
圖6係概略性顯示第2實施形態之漏電流檢測方法之時序圖。
圖7係顯示第3實施形態之漏電流檢測電路之圖。
圖8係概略性顯示第3實施形態之漏電流檢測方法之時序圖。
圖9係顯示第4實施形態之漏電流檢測電路之圖。
以下參照附加圖式，詳細說明具備實施形態之漏電流檢測電路之半導體記憶裝置及漏電流檢測方法。另，並非藉由該等實施形態限定本發明。
(第1實施形態)
圖1係顯示具備第1實施形態之漏電流檢測電路之半導體記憶裝置之圖。本實施形態之半導體記憶裝置具有列解碼器10。列解碼器10具有區塊解碼器11。區塊解碼器11具有接收區塊選擇信號SEL之反相器110。區塊選擇信號SEL係作為響應自外部給予之區塊位址之邏輯電路、例如AND電路(未圖示)所產生之運算結果而獲得。於與區塊位址指示之記憶體區塊對應之情形時，區塊選擇信號SEL係“H”位準。區塊解碼器11具有被供給反相器110之輸出之反相器111。
反相器111之輸出係供給至串聯連接有源極/汲極流道之NMOS電 晶體112與NMOS電晶體113。對NMOS電晶體112與NMOS電晶體113之閘極電極施加信號BSTON。信號BSTON係於區塊解碼器11之位址資訊之獲取時輸入之信號。
區塊解碼器11具有將反相器110之輸出施加至閘極電極之PMOS電晶體114。區塊解碼器11具有將電壓VRDEC供給至汲極電極之NMOS電晶體115。電壓VRDEC係根據半導體記憶裝置之動作、即資料之寫入時、讀取時、或抹除時等而設定成特定之電壓之電壓，根據其動作自周邊電路40供給。NMOS電晶體115之源極電極係連接於PMOS電晶體114之源極電極，PMOS電晶體114之汲極電極與NMOS電晶體115之閘極電極連接。於選擇有區塊之狀態、即區塊選擇信號SEL為H位準時，由於供給至PMOS電晶體114之閘極電極之信號RDECADn成為L位準，故使PMOS電晶體114接通，而將供給至NMOS電晶體115之電壓VRDEC供給至傳送閘極12之閘極輸入TG。
傳送閘極12具有共通連接有閘極電極之複數個傳送電晶體(121至125)。對各傳送電晶體(121至125)之汲極電極，自驅動器電路13施加特定之電壓。驅動器電路13係根據來自周邊電路40之控制信號將自周邊電路40供給之各種電壓供給至傳送電晶體(121至125)。
驅動器電路13具有SGD驅動器131、CG驅動器(132至134)、及SGS驅動器135。將自各驅動器選擇之電壓供給至對應之傳送閘極12之傳送電晶體(121至125)。
周邊電路40含有指令暫存器41、控制電路42、及高電壓產生電路43等。於指令暫存器41中儲存有控制半導體記憶電路之一系列命令，包含控制以後說明之漏電流檢測電路之動作之命令。控制電路42係響應來自指令暫存器41之命令。高電壓產生電路43係於控制電路42之控制之下，將電源電壓VDD升壓而產生供給至寫入對象之記憶體電晶體之寫入電壓VPGM、供給至除此以外之記憶體電晶體之非選擇寫 入電壓VPASS等。控制電路42係對構成列解碼器10之驅動器電路13、區塊解碼器11、及後述之漏電流檢測電路20供給控制信號。
傳送閘極12之各傳送電晶體(121至125)之另一端係連接於記憶體區塊30。記憶體區塊30具有複數個記憶體胞單元(14、14n)。記憶體胞單元14具有：選擇電晶體141，其係使閘極電極連接於與傳送電晶體121之源極電極連接之選擇閘極線SGD；選擇電晶體145，其係使閘極電極連接於與傳送電晶體125之源極電極連接之選擇閘極線SGS；及例如128個記憶體胞電晶體(142至144)，其係使源極/汲極流道串聯連接於該等選擇電晶體141與145之間。
記憶體胞電晶體(142至144)具備積層閘極構造，該積層閘極構造具有：電荷累積層(例如浮動閘極)，其係介存閘極絕緣膜而形成於半導體基板上；及控制閘極，其係介存閘極間絕緣膜而形成於電荷累積層上。於連接傳送電晶體122之源極電極之字元線WL0，連接記憶體胞電晶體142之控制電極。記憶體胞單元14係連接於位元線BL0。
選擇電晶體145之源極電極係連接於源極線SL。同樣地，記憶體胞單元14n具有：選擇電晶體141n，其係使閘極電極連接於傳送電晶體121；選擇電晶體145n，其係使閘極電極連接於傳送電晶體125；及複數個記憶體胞電晶體(142n至144n)，其等係使源極/汲極流道串聯連接於該等選擇電晶體141n與145n之間。記憶體胞單元14n係連接於位元線BLn。選擇電晶體145n之源極電極係連接於源極線SL。由於本實施形態之半導體記憶裝置構成NAND型快閃記憶體，故記憶體胞單元(14、14n)構成NAND型記憶體胞之記憶體胞單元。另，雖具有藉由連接於位元線(BL0、BLn)且個別設置之列解碼器(未圖示)驅動之相同之構成之複數個記憶體區塊，但予以省略。又，字元線之數量並不限於128條。
記憶體區塊30之各位元線(BL0、BLn)係連接於感測放大器60。 感測放大器60係連接於行解碼器50。行解碼器50係基於自外部供給之行位址信號，選擇特定之位元線BL、感測放大器等。
本實施形態之半導體記憶裝置具有漏電流檢測電路20。漏電流檢測電路20具有檢測輸入端22。檢測輸入端22係例如連接於與字元線127連接之傳送電晶體124之汲極電極。即，檢測輸入端22係經由傳送電晶體124而連接於字元線127。其係用於檢測字元線127有無漏電流。
漏電流檢測電路20具有連接於檢測輸入端22與檢測端23之間之耦合電路21。耦合電路21具有NMOS電晶體210與電容器211。NMOS電晶體210之源極/汲極流道與電容器211之串聯電路係連接於檢測輸入端22與檢測端23之間。藉由施加至NMOS電晶體210之閘極電極之控制信號PCHGH使NMOS電晶體210接通，藉此使檢測輸入端22與檢測端23電性耦合。
漏電流檢測電路20具有構成第1開關電路之PMOS電晶體27。對PMOS電晶體27之源極電極施加電源電壓VDD，汲極電極係連接於檢測端23。當藉由施加至閘極電極之控制信號PCHGn使PMOS電晶體27接通時，電源電壓VDD係供給至檢測端23。即，將檢測端23充電至電源電壓VDD。
漏電流檢測電路20具有輸出電路25。輸出電路25具有構成CMOS反相器之PMOS電晶體251與NMOS電晶體252。對PMOS電晶體251之源極電極供給電源電壓VDD。PMOS電晶體251之汲極電極係連接於NMOS電晶體252之汲極電極。NMOS電晶體252之源極電極係接地。PMOS電晶體251與NMOS電晶體252之汲極電極之共通連接構成輸出端24。輸出電路25係響應檢測端23之電壓SEN而輸出輸出信號Out。
漏電流檢測電路20具有時控CMOS反相器26。時控CMOS反相器26具有對源極電極施加電源電壓VDD之PMOS電晶體261。對PMOS電 晶體261之閘極電極施加控制信號STB。PMOS電晶體261之汲極電極係連接於PMOS電晶體262之源極電極。PMOS電晶體262之汲極電極係連接於NMOS電晶體263之汲極電極。NMOS電晶體263之源極電極係連接於NMOS電晶體264之汲極電極。NMOS電晶體264之源極電極係接地。對NMOS電晶體264之閘極電極施加控制信號STBn。控制信號STBn係控制信號STB之反轉信號。
PMOS電晶體262與NMOS電晶體263之閘極電極係共通連接，連接於輸出端24。PMOS電晶體262與NMOS電晶體263之汲極電極之共通連接端係連接於檢測端23。時控CMOS反相器26係與控制信號(STB、STBn)同步而獲取輸出端24之輸出信號Out，並將該反轉輸出供給至檢測端23。即，輸出電路25與時控CMOS反相器26係構成與控制信號(STB、STBn)同步動作之閂鎖電路。
漏電流檢測電路20具有汲極電極連接於檢測端23且源極電極接地之NMOS電晶體28。對NMOS電晶體28之閘極電極供給控制信號DIS。控制信號DIS係例如接地電位VSS之信號。關於NMOS電晶體28之作用，將予以後述。
圖2係顯示CG驅動器之一個實施形態之圖。代表顯示連接於傳送電晶體124之CG驅動器134。CG驅動器134具有共通連接有源極電極之NMOS電晶體(1340至1342)。例如，對NMOS電晶體1340之汲極電極施加對記憶體之寫入電壓VPGM。同樣地，對NMOS電晶體1341之汲極電極供給電源電壓VDD，對NMOS電晶體1342之汲極電極供給非選擇寫入電壓VPASS。
藉由自周邊電路40供給之控制信號，CG驅動器134之特定之NMOS電晶體(1340至1342)成為接通狀態，供給至成為接通狀態之NMOS電晶體之汲極電極之電壓係供給至傳送電晶體124。例如，藉由控制信號CGNSW使NMOS電晶體1340接通，藉此將寫入電壓VPGM 供給至傳送電晶體124。
接著，使用圖3對藉由漏電流檢測電路20之漏電流檢測方法進行說明。以供給至區塊解碼器11之信號SEL為H位準且選擇有記憶體區塊30之狀態為前提進行說明。圖3係自上段顯示(i)供給至耦合電路21之NMOS電晶體210之控制信號PCHGH、(ii)供給至CG驅動器134之NMOS電晶體1340之閘極電極之控制信號CGNSW、(iii)字元線127之電壓WL127、(iv)耦合電路21之NMOS電晶體210與電容器211之連接部之電壓SENH、(v)檢測端23之電壓SEN、(vi)供給至時控CMOS反相器26之控制信號STB、(vii)施加至構成第1開關電路之PMOS電晶體27之閘極電極之控制信號PCHGn、(viii)輸出信號Out。
首先，施加至構成第1開關電路之PMOS電晶體27之閘極電極之控制信號PCHGn成為L位準，PMOS電晶體27接通。藉此，將電源電壓VDD供給至檢測端23，而將檢測端23充電至電源電壓VDD。
接著，於時序t0，將施加至耦合電路21之NMOS電晶體210之閘極電極之控制信號PCHGH與施加至CG驅動器134之NMOS電晶體1340之閘極電極之控制信號CGNSW設為H位準，使NMOS電晶體210與NMOS電晶體1340接通。此時之控制信號PCHGH與控制信號CGNSW之位準係例如設定為較寫入電壓VPGM高閾值電壓Vth之電壓。藉由使NMOS電晶體210接通，耦合電路21之NMOS電晶體210與電容器211之連接部之電壓SENH成為寫入電壓VPGM。又，字元線127之電壓WL127亦成為寫入電壓VPGM。
於經過特定時間後之時序t1，將控制信號PCHGH與控制信號CGNSW設為L位準，使耦合電路21之NMOS電晶體210與CG驅動器134之NMOS電晶體1340斷開。此時之控制信號PCHGH與控制信號CGNSW之電壓位準係例如接地電位VSS。藉由使耦合電路21之NMOS電晶體210斷開，使檢測輸入端22與檢測端23電性分開。又，藉由使 CG驅動器134之NMOS電晶體1340斷開，經由CG驅動器134之寫入電壓VPGM之供給停止。於字元線127有漏電流之情形時，時序t1以後，字元線127之電壓WL127開始下降。於字元線127無漏電流之情形時，字元線127維持寫入電壓VPGM。
接著，於時序t4，將供給至構成第1開關電路之PMOS電晶體27之閘極電極之控制信號PCHGn設為H位準。例如，設為電源電壓VDD之電壓。藉此，使PMOS電晶體27斷開。藉由使PMOS電晶體27斷開，經由PMOS電晶體27之檢測端23之充電動作停止。將時序t0至時序t1之期間T1稱為預充電期間。
接著，於時序t2，將供給至耦合電路21之NMOS電晶體210之閘極電極之控制信號PCHGH設為H位準。此時之控制信號PCHGH之電壓係例如設為自對寫入電壓VPGM加上閾值電壓Vth後之電壓低電壓GB之電壓。該電壓GB係考慮到不由來自字元線127之漏電流引起之電壓之下降、例如由存在於至字元線127之路徑上之電晶體等引起之電壓下降之電壓。藉由低設想為字元線127之漏電流以外之原因所產生之電壓GB量之電壓控制耦合電路21之NMOS電晶體210之導通，藉此可提高字元線127之漏電流之檢測之可靠性。將時序t1至時序t2之期間T2稱為觀察字元線127之漏電流之狀態之洩漏期間。
於時序t2，藉由使耦合電路21之NMOS電晶體210接通，檢測輸入端22與檢測端23電性耦合。藉此，檢測期間T3開始。首先，藉由使NMOS電晶體210接通，將NMOS電晶體210與電容器211之連接部之電壓SENH連接於字元線127。藉此，於字元線127有漏電流而使電壓WL127下降之情形時，將該變化反映至連接部之電壓SENH。然後，再者，連接部之電壓SENH之電壓之變化反映至檢測端23之電壓SEN。於無漏電流而於字元線127之電壓WL127無變化之情形時，連接部之電壓SENH、及檢測端23之電壓SEN不變化。
當檢測端23之電壓SEN超過構成輸出電路25之CMOS反相器之電路閾值而下降時，輸出電路25輸出H位準之信號Out。即，於字元線127有漏電流之情形時，輸出電路25輸出H位準之信號作為表示“FAIL”之輸出。反之，於無漏電流之情形時，輸出電路25輸出L位準之信號作為表示“PASS”之輸出。H位準係電源電壓VDD，L位準係接地電位VSS。表示檢測結果之輸出電路25之輸出信號Out係例如輸出至半導體記憶裝置之外部。
於時序t5，將供給至時控CMOS反相器26之控制信號STB設定為L位準。於該時序t5將輸出信號Out獲取至時控CMOS反相器26。即，於時序t5獲取之輸出信號Out之信號位準係藉由以輸出電路25與時控CMOS反相器26構成之閂鎖電路保持。藉由適當選定時序t5，可保持輸出電路25穩定之階段中之輸出信號Out。
由於檢測端23之電壓SEN係反映字元線127之電壓WL127而變動，故於字元線127之漏電流較大之情形時，檢測端23之電壓SEN有大幅變動至小於等於接地電位VSS之可能性。於本實施形態之漏電流檢測電路20中，當檢測端23之電位較接地電位VSS超過閾值電壓Vth而變低時，NMOS電晶體28接通。藉此，保證檢測端23之電壓SEN為SEN>-Vth之範圍。即，NMOS電晶體28發揮箝位元件之功能。因此，由於可避免對輸出電路25施加過大之電壓之事態，故可保護電路元件免受破壞。例如，圖3之(v)所示之檢測端23之電壓SEN雖於時序t6超過接地電位VSS而變低，但於電壓SEN較接地電位VSS超過閾值電壓Vth而下降時，NMOS電晶體28成為接通，電壓SEN成為接地電位VSS。另，可替代NMOS電晶體28，使用二極體作為箝位元件。於該情形時，將二極體(未圖示)之陽極電極接地，將陰極電極連接於檢測端23。
圖4係本實施形態之漏電流檢測電路20之檢測動作之流程圖。如 圖示般，首先，將檢測輸入端22與檢測端23預充電至特定之電壓(步驟S10)。如圖3所說明般，例如，藉由對連接檢測輸入端22之字元線127施加寫入電壓VPGM，而預充電至寫入電壓VPGM。檢測端23係例如預充電至電源電壓VDD。
接著，將檢測輸入端22與檢測端23分開(步驟S11)。藉由使構成耦合電路21之NMOS電晶體210斷開，檢測輸入端22與檢測端23電性分開。檢測輸入端22與檢測端23電性分開，圖3所示之洩漏期間T2開始。
判斷洩漏期間T2是否已經過特定時間(步驟S12)。藉由適當設定該洩漏期間T2，決定觀察字元線之漏電流之期間。即，若將洩漏期間T2設定為較長，則雖漏電流較小但有漏電流之判斷、即輸出信號Out成為“FAIL”(H位準)之可能性變高。
於經過特定時間T2之後，將檢測輸入端22與檢測端23電性耦合(步驟S13)。藉由使構成耦合電路21之NMOS電晶體210接通，使檢測輸入端22與檢測端23電性耦合。
判斷藉由使檢測輸入端22與檢測端23電性耦合所引起之檢測端23之電壓之變化是否大於特定之閾值(步驟S14)。於檢測端23之電壓SEN超過構成輸出電路25之CMOS反相器之電路閾值而下降之情形時，輸出電路25輸出表示存在漏電流(“FAIL”)之H位準之信號(步驟S15)。反之，於檢測端23之電壓SEN之變動小於電路閾值之情形時，輸出電路25輸出表示不存在漏電流(“PASS”)之L位準之信號(步驟S16)。
根據本實施形態，將藉由於特定之時序藉由耦合電路21使檢測輸入端22與檢測端23電性耦合所引起之檢測端23之電位之變化，與輸出電路25之電路閾值進行比較，藉此可檢測字元線127有無漏電流。又，耦合電路21具有電容器211。因此，於初始設定之階段，可將檢 測輸入端22之電壓與檢測端23之電壓設定為不同之電壓。於已述之實施形態之情形時，可將檢測輸入端22之電壓設定為寫入電壓VPGM，將檢測端23之電壓SEN設定為電源電壓VDD。因此，可提高檢測對象之電壓設定之通用性。
又，於本實施形態中，雖對檢測輸入端22僅連接於與字元線127連接之傳送電晶體124之汲極電極之構成進行說明，但藉由採用根據檢測對象之數量增加耦合電路21之數量，例如於連接於字元線之傳送電晶體(122至124)之汲極電極連接各者之檢測輸入端22之構成，可檢測所有字元線有無漏電流。即，可提供以僅增設耦合電路21而可實現所有字元線之漏電流檢測之構成。
(第2實施形態)
圖5係顯示第2實施形態之漏電流檢測電路之圖。對與已述之實施形態對應之構成標註相同符號，且僅於必要之情形時進行重複之說明。本實施形態之漏電流檢測電路20具有第2電路部100。第2電路部100具有第2耦合電路2100。第2耦合電路2100具有汲極電極連接於檢測輸入端22之NMOS電晶體2101。NMOS電晶體2101之源極電極係連接於電容器2102之一端。電容器2102之另一端係連接於第2檢測端230。對NMOS電晶體2101之閘極電極施加控制信號PCHGH2。
第2電路部100具有於源極電極施加電源電壓VDD且汲極電極連接於第2檢測端230之PMOS電晶體104。對PMOS電晶體104之閘極電極施加控制信號PRO。作為控制信號PRO，例如施加電源電壓VDD。
第2電路部100具有汲極電極連接於第2檢測端230且源極電極接地之NMOS電晶體105。對NMOS電晶體105之閘極電極施加控制信號RST。
第2電路部100具有汲極電極連接於第1檢測端23且源極電極接地之NMOS電晶體103。NMOS電晶體103之閘極電極係連接於第2檢測端 230。
檢測輸入端22係與第1實施形態之情形相同，例如連接於與圖1所示之字元線127連接之傳送電晶體124之汲極電極。其係用於檢測字元線127有無漏電流。對字元線127施加寫入電壓VPGM，將特定之時間後所產生之檢測端23之電位變化與特定之閾值進行比較而進行有無漏電流之判斷之步驟係如記述般。藉由具備第2電路部100，漏電流檢測之通用性增加。以下，使用圖6對該電路動作進行說明。另，為了使耦合電路21自檢測端23電性分開，施加至NMOS電晶體210之閘極電極之控制信號PCHGH為L位準。
圖6係自上段顯示(i)供給至第2耦合電路2100之NMOS電晶體2101之控制信號PCHGH2、(ii)供給至CG驅動器134之NMOS電晶體1341之閘極電極之控制信號CGNSW1、(iii)字元線126之電壓WL126、(iv)字元線127之電壓WL127、(v)第2耦合電路2100之NMOS電晶體2101與電容器2102之連接部之電壓SENH2、(vi)第2檢測端230之電壓SENN、(vii)供給至時控CMOS反相器26之控制信號STB、(viii)施加至NMOS電晶體105之閘極電極之控制信號RST、(ix)輸出信號Out。
首先，施加至NMOS電晶體105之閘極電極之控制信號RST成為H位準，NMOS電晶體105接通。藉此，將接地電位VSS供給至第2檢測端230，第2檢測端230成為接地電位VSS。
接著，於時序t0，將施加至第2耦合電路2100之NMOS電晶體2101之閘極電極之控制信號PCHGH2與施加至CG驅動器134之NMOS電晶體1341之閘極電極之控制信號CGNSW1設為H位準，使NMOS電晶體2101與NMOS電晶體1341接通。此時之控制信號PCHGH2與控制信號CGNSW1之位準係例如設定為較寫入電壓VPGM高閾值電壓Vth之電壓。藉由使NMOS電晶體2101接通，第2耦合電路2100之NMOS電晶體2101與電容器2102之連接部之電壓SENH2成為電源電壓VDD。 又，字元線127之電壓WL127亦成為電源電壓VDD。另，對鄰接之字元線126施加有寫入電壓VPGM。藉由連接於字元線126之CG驅動器133，可將寫入電壓VPGM供給至字元線126。將時序t0至下一個時序t1之期間T1稱為預充電期間。
於經過特定時間後之時序t1，將控制信號PCHGH2與控制信號CGNSW1設為L位準，使第2耦合電路2100之NMOS電晶體2101與CG驅動器134之NMOS電晶體1341斷開。此時之控制信號PCHGH2與控制信號CGNSW1之電壓位準係例如接地電位VSS。藉由斷開第2耦合電路2100之NMOS電晶體2101，使檢測輸入端22與第2檢測端230電性分開。又，藉由斷開CG驅動器134之NMOS電晶體1341，經由CG驅動器134之電源電壓VDD之供給停止。於字元線127有來自鄰接之字元線126之漏電流之情形時，時序t1以後，字元線127之電壓WL127開始上升。於無來自字元線126之漏電流之情形時，字元線127維持電源電壓VDD。
接著，於時序t4，將供給至NMOS電晶體105之閘極電極之控制信號RST設為L位準。例如，設為接地電位VSS。藉此，使NMOS電晶體105斷開。藉由使NMOS電晶體105斷開，經由NMOS電晶體105對第2檢測端230之接地電位之供給停止。
接著，於時序t2，將供給至第2耦合電路2100之NMOS電晶體2101之閘極電極之控制信號PCHGH2設為H位準，使NMOS電晶體2101接通。將時序t1至時序t2之期間T2稱為觀察字元線127之漏電流狀態之洩漏期間。
於時序t2，藉由使第2耦合電路2100之NMOS電晶體2101接通，檢測輸入端22與第2檢測端230電性耦合。藉此，檢測期間T3開始。首先，藉由使NMOS電晶體2101接通，將NMOS電晶體2101與電容器2102之連接部之電壓SENH2連接於字元線127。藉此，於有來自鄰接 之字元線126之漏電流之情形時，字元線127之電位上升，該變化反映於連接部之電壓SENH2。然後，再者，連接部之電壓SENH2之變化反映於第2檢測端230之電壓SENN。於無來自鄰接之字元線126之漏電流而於字元線127之電壓WL127無變化之情形時，連接部之電壓SENH2、及第2檢測端230之電壓SENN不變化。
當第2檢測端230之電壓SENN超過NMOS電晶體103之閾值電壓Vth而上升時，NMOS電晶體103接通，檢測端23之電壓SEN成為接地電位VSS。藉此，輸出電路25輸出H位準之信號Out。即，於有來自鄰接於字元線127之字元線126之漏電流之情形時，輸出H位準之信號作為表示“FAIL”之輸出。反之，於無來自字元線126之漏電流之情形時，輸出L位準之信號作為表示“PASS”之輸出。H位準係電源電壓VDD，L位準係接地電位VSS。
於時序t5，將供給至時控CMOS反相器26之控制信號STB設定為L位準。於該時序t5將輸出信號Out獲取至時控CMOS反相器26。即，於時序t5獲取之輸出信號Out之信號位準係藉由以輸出電路25與時控CMOS反相器26構成之閂鎖電路保持。
由於第2檢測端230之電壓SENN係反映鄰接之字元線127之電壓WL127而變動，故第2檢測端230之電壓SENN有超過電源電壓VDD而大幅變動之可能性。於本實施形態之漏電流檢測電路20中，當第2檢測端230之電位較電源電壓VDD超過閾值電壓Vth而變高時，PMOS電晶體104接通。藉此，可保證第2檢測端230之電壓SENN為SENN<VDD+Vth之範圍。即，PMOS電晶體104發揮箝位元件之功能。藉此，由於可避免對NMOS電晶體103之閘極電極施加過大之電壓之事態，故可保護其免受破壞。圖6之(vi)所示之第2檢測端230之電壓SENN雖於時序t6超過電源電壓VDD而變高，但於電壓SENN較電源電壓VDD超過閾值電壓Vth而上升時，PMOS電晶體104接通，電壓 SENN成為電源電壓VDD。另，可替代PMOS電晶體104，使用二極體作為箝位元件。於該情形時，將二極體(未圖示)之陽極電極連接於第2檢測端230，對陰極電極施加電源電壓VDD。
根據第2實施形態，藉由設置第2電路部100，可擴大連接檢測輸入端22之檢測對象即字元線之檢測之通用性。即，除了檢測連接檢測輸入端22之字元線127本身有無漏電流以外，藉由使第2電路部100動作，例如，可檢測有無來自鄰接之字元線126之漏電流。於本實施形態中，藉由根據檢測對象之數量增加耦合電路21與第2耦合電路2100之數量，亦可檢測所有字元線有無漏電流。即，可提供以僅增設耦合電路21與第2耦合電路2100而可實現所有字元線之漏電流檢測之構成。
(第3實施形態)
圖7係顯示第3實施形態之漏電流檢測電路之圖。對與已述之實施形態對應之構成要素標註相同符號，且僅於必要之情形時進行重複之說明。於本實施形態之漏電流檢測電路20中，耦合電路21係以NMOS電晶體210構成。即，不具有記述之實施形態所具備之電容器211。
接著，使用圖8對藉由本實施形態之漏電流檢測電路20之漏電流檢測方法進行說明。圖8係自上段顯示(i)供給至耦合電路21之NMOS電晶體210之控制信號PCHGH、(ii)供給至CG驅動器134之NMOS電晶體1341之閘極電極之控制信號CGNSW1、(iii)鄰接之字元線126之電壓WL126、(iv)檢測對象即字元線127之電壓WL127、(v)檢測端23之電壓SEN、(vi)供給至時控CMOS反相器26之控制信號STB、(vii)施加至構成第1開關電路之PMOS電晶體27之閘極電極之控制信號PCHGn、(viii)輸出信號Out。
首先，於時序t3，施加至構成第1開關電路之PMOS電晶體27之閘 極電極之控制信號PCHGn成為L位準，PMOS電晶體27接通。藉此，將電源電壓VDD供給至檢測端23，而將檢測端23之電壓SEN充電至電源電壓VDD。
接著，於時序t0，將施加至耦合電路21之NMOS電晶體210之閘極電極之控制信號PCHGH與施加至CG驅動器134之NMOS電晶體1341之閘極電極之控制信號CGNSW1設為H位準，使NMOS電晶體210與NMOS電晶體1341接通。此時之控制信號PCHGH與控制信號CGNSW1之位準係例如設定為較寫入電壓VPGM高閾值電壓Vth之電壓。藉由使CG驅動器134之NMOS電晶體1341接通，字元線127之電壓WL127成為電源電壓VDD。另，鄰接之字元線126係預充電至寫入電壓VPGM。藉由自連接於字元線126之CG驅動器133供給寫入電壓VPGM，可將字元線126之電壓WL126充電至寫入電壓VPGM。CG驅動器133之控制係以與供給至CG驅動器134之NMOS電晶體1340之控制信號CGNSW對應之控制進行。
於經過特定時間後之時序t1，將控制信號CGNSW1設為L位準而使CG驅動器134之NMOS電晶體1341斷開。控制信號CGNSW1之電壓位準係例如接地電位VSS。藉由斷開CG驅動器134之NMOS電晶體1341，經由CG驅動器134對字元線127之電源電壓VDD之供給停止。另，時序t1之前，將於時序t2施加至構成第1開關電路之PMOS電晶體27之閘極電極之控制信號PCHGn設為H位準，使PMOS電晶體27斷開。藉此，藉由PMOS電晶體27對檢測端23之電源電壓VDD之供給停止。
於鄰接之字元線126有漏電流之情形時，時序t1以後，字元線126之電壓WL126開始下降。於字元線126無漏電流之情形時，字元線126維持寫入電壓VPGM。字元線126之電壓WL126之下降係反映於字元線127之電壓WL127。即，字元線127之電壓WL127下降。字元線127 之電壓WL127之下降產生檢測端23之電壓SEN之下降。當檢測端23之電壓SEN超過構成輸出電路25之CMOS反相器之電路閾值而下降時，輸出電路25輸出H位準之信號Out。即，輸出表示通知於鄰接之字元線126產生漏電流之“FAIL”之輸出信號Out。於檢測端23之電壓SEN之下降未超過輸出電路25之閾值之情形時，輸出電路25輸出表示“PASS”之L位準之輸出信號Out。
由於檢測端23之電壓SEN係反映字元線126之電壓WL126而變動，故於字元線126之漏電流較大之情形時，檢測端23之電壓SEN有大幅變動至小於等於接地電位VSS之可能性。於本實施形態之漏電流檢測電路20中，當檢測端23之電位較接地電位VSS超過閾值電壓Vth而下降時，NMOS電晶體28接通。藉此，可保證檢測端23之電壓SEN為SEN>-Vth之範圍。即，NMOS電晶體28發揮箝位元件之功能。因此，由於可避免對輸出電路25施加過大之電壓之事態，故可保護其免受破壞。圖8之(v)所示之檢測端23之電壓SEN雖於時序t6超過接地電位VSS而變低，但於檢測端23之電壓SEN較接地電位VSS超過閾值電壓Vth而下降時，NMOS電晶體28接通，電壓SEN成為接地電位VSS。另，可替代NMOS電晶體28，使用二極體作為箝位元件。於該情形時，將二極體(未圖示)之陽極電極接地，將陰極電極連接於檢測端23。
於時序t5，將供給至時控CMOS反相器26之控制信號STB設定為L位準。於該時序t5將輸出信號Out獲取至時控CMOS反相器26。即，於時序t5獲取之輸出信號Out之信號位準係藉由以輸出電路25與時控CMOS反相器26構成之閂鎖電路保持。藉由適當選定時序t5，可保持輸出電路25穩定之階段中之輸出信號Out。
根據本實施形態，藉由將檢測端23之電壓SEN之初始值設定為電源電壓VDD，可間接檢測鄰接之字元線126有無漏電流。又，由於連 接檢測輸入端22之字元線127之初始值係例如電源電壓VDD，故可採用於耦合電路21不具備電容器211之漏電流檢測電路20之構成。又，由於具備將檢測端23之電壓SEN箝位至小於等於電源電壓VDD+閾值電壓Vth之電壓之PMOS電晶體27，故可避免對構成輸出電路25之電路元件施加過電壓，而保護其免受破壞。於本實施形態中，藉由根據檢測對象之數量增加耦合電路21之數量，亦可檢測所有字元線有無漏電流。
(第4實施形態)
圖9係顯示第4實施形態之漏電流檢測電路之圖。對與已述之實施形態對應之構成要素標註相同符號，且僅於必要之情形時進行重複之說明。於本實施形態中，漏電流檢測電路20具有恆定電流電路70。恆定電流電路70具有汲極電極連接於檢測輸入端22之NMOS電晶體701。恆定電流電路70具有NMOS電晶體702。NMOS電晶體702之汲極電極係連接於NMOS電晶體701之源極電極，源極電極係接地。對NMOS電晶體701之閘極電極施加控制信號REFLEAKEN，對NMOS電晶體702之閘極電極施加控制信號IREFN。恆定電流電路70之導通係藉由控制信號REFLEAKEN控制，恆定電流電路70之電流值係藉由控制信號IREFN控制。
例如，字元線有無漏電流之檢測係以將恆定電流電路70設為斷開之狀態進行。於檢測為有漏電流之情形時，將恆定電流電路70設為接通而進行檢測。於該情形時，檢測輸入端22係以自檢測對象、即例如字元線分開之狀態進行。以與檢測為有漏電流之情形時之洩漏期間T2相同之時間，適當設定恆定電流電路70之電流值進行檢測，而求出將表示有漏電流之“FAIL”(H位準)作為輸出信號Out而輸出之臨界之電流值，藉此可知曉檢測對象之字元線之漏電流之大小。於本實施形態中，藉由根據檢測對象之數量增加耦合電路21與恆定電流電路70之 數量，亦可檢測所有字元線有無漏電流與漏電流之大小。
亦可採用設為具備2個漏電流檢測電路之構成，將一個漏電流檢測電路連接於偶數序號之字元線(0號、2號、…126號)，將另一個電流檢測電路連接於奇數序號之字元線(1號、3號、…第127號)之構成。例如，設置第1漏電流檢測電路，其具有：輸入檢測端，其係對偶數序號之字元線施加電源電壓VDD，且連接於該等偶數序號之字元線；及耦合電路，其係將該等輸入檢測端與檢測端之間耦合。同樣地，設置第2漏電流檢測電路，其具有：檢測輸入端，其係對奇數序號之字元線施加寫入電壓VPGM，且連接於該等奇數序號之字元線；及耦合電路，其係將該等檢測輸入端與檢測端之間耦合。使用第1與第2漏電流檢測電路，藉由已述之檢測步驟檢測，藉此可一次檢測來自關於偶數序號之字元線之鄰接之奇數序號之字元線有無漏電流、關於奇數序號之字元線有無漏電流。可使用圖1所說明之第1實施形態之漏電流檢測電路作為第1漏電流檢測電路，使用圖7所說明之第3實施形態之漏電流檢測電路作為第2電流檢測電路。或，亦可使用圖5所說明之第2實施形態之漏電流檢測電路作為第1與第2漏電流檢測電路，第1漏電流檢測電路係以使用第2電路部100之構成使用，第2漏電流檢測電路採用不使用第2電路部100之構成。
雖以檢測字元線之漏電流之情形為例進行說明，但對檢測位元線之漏電流之情形亦可相同實施。或，亦可應用於檢測字元線與位元線之兩者之漏電流之情形。可採用藉由設為具備將漏電流檢測電路連接於位元線之第2檢測輸入端之構成，採用以耦合電路將該第2檢測輸入端與檢測端耦合之構成，而檢測字元線與位元線之漏電流之構成。
雖已說明本發明之若干實施形態，但該等實施形態係作為例子而提示者，並非意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，於不脫離發明主旨之範圍內可進行各種省略、置換、 變更。該等實施形態或其變形包含在發明範圍或主旨內，且包含在申請專利範圍所揭示之發明及其均等之範圍內。
10‧‧‧列解碼器
11‧‧‧區塊解碼器
12‧‧‧傳送閘極
13‧‧‧驅動器電路
14‧‧‧記憶體胞單元
14n‧‧‧記憶體胞單元
20‧‧‧漏電流檢測電路
21‧‧‧耦合電路
22‧‧‧檢測輸入端
23‧‧‧檢測端
24‧‧‧輸出端
25‧‧‧輸出電路
26‧‧‧時控CMOS反相器
27‧‧‧PMOS電晶體
28‧‧‧NMOS電晶體
30‧‧‧記憶體區塊
40‧‧‧周邊電路
41‧‧‧指令暫存器
42‧‧‧控制電路
43‧‧‧高電壓產生電路
50‧‧‧行解碼器
60‧‧‧感測放大器
110‧‧‧反相器
111‧‧‧反相器
112‧‧‧NMOS電晶體
113‧‧‧NMOS電晶體
114‧‧‧PMOS電晶體
115‧‧‧NMOS電晶體
121‧‧‧傳送電晶體
122‧‧‧傳送電晶體
123‧‧‧傳送電晶體
124‧‧‧傳送電晶體
125‧‧‧傳送電晶體
126‧‧‧字元線
127‧‧‧字元線
131‧‧‧SGD驅動器
132‧‧‧CG驅動器
133‧‧‧CG驅動器
134‧‧‧CG驅動器
135‧‧‧SGS驅動器
141‧‧‧選擇電晶體
141n‧‧‧選擇電晶體
142‧‧‧記憶體胞電晶體
142n‧‧‧記憶體胞電晶體
143‧‧‧記憶體胞電晶體
143n‧‧‧記憶體胞電晶體
144‧‧‧記憶體胞電晶體
144n‧‧‧記憶體胞電晶體
145‧‧‧選擇電晶體
145n‧‧‧選擇電晶體
210‧‧‧NMOS電晶體
211‧‧‧電容器
251‧‧‧PMOS電晶體
252‧‧‧NMOS電晶體
261‧‧‧PMOS電晶體
262‧‧‧PMOS電晶體
263‧‧‧NMOS電晶體
264‧‧‧NMOS電晶體
BL0‧‧‧位元線
BLn‧‧‧位元線
BSTON‧‧‧信號
DIS‧‧‧控制信號
Out‧‧‧輸出信號
PCHGH‧‧‧控制信號
PCHGn‧‧‧控制信號
RDECADn‧‧‧信號
SEL‧‧‧區塊選擇信號
SEN‧‧‧電壓
SENH‧‧‧電壓
SGD‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SL‧‧‧源極線
STB‧‧‧控制信號
STBn‧‧‧控制信號
TG‧‧‧閘極輸入
VDD‧‧‧電源電壓
VPGM‧‧‧寫入電壓
VRDEC‧‧‧電壓
WL0‧‧‧字元線
WL126‧‧‧電壓
WL127‧‧‧電壓

Claims (20)

  1. 一種半導體記憶裝置，其包含漏電流檢測電路，該漏電流檢測電路包含：檢測輸入端，其係連接於字元線；第1檢測端；耦合電路，其係連接於上述檢測輸入端與上述第1檢測端之間，響應第1控制信號使上述檢測輸入端與上述第1檢測端電性耦合；第1開關電路，其輸出端連接於上述第1檢測端，響應第2控制信號對上述第1檢測端供給成為基準之電壓；及輸出電路，其係輸出與上述耦合電路響應上述第1控制信號使上述檢測輸入端與上述第1檢測端耦合所引起之上述第1檢測端之電壓之變化相應之檢測信號。
  2. 如請求項1之半導體記憶裝置，其中於藉由上述耦合電路使上述檢測輸入端與上述第1檢測端電性耦合所引起之上述第1檢測端之電壓之變化超過特定之閾值時，上述輸出電路輸出通知於上述字元線有漏電流之檢測信號。
  3. 如請求項2之半導體記憶裝置，其中上述耦合電路包含：MOS電晶體；及電容器，其係串聯連接於上述MOS電晶體之源極/汲極流道。
  4. 如請求項3之半導體記憶裝置，其中包含電壓箝位元件，該電壓箝位元件係以上述第1檢測端之電壓與高電位側之電源電壓、或上述第1檢測端之電壓與低電位側之電源電壓偏壓。
  5. 如請求項1之半導體記憶裝置，其中上述輸出電路包含輸入端連接於上述第1檢測端之CMOS反相器。
  6. 如請求項5之半導體記憶裝置，其中包含時控CMOS反相器，該時控CMOS反相器係被供給上述輸出電路之輸出信號，與特定之時序信號同步而將輸出供給至上述第1檢測端。
  7. 如請求項1之半導體記憶裝置，其中包含：第2檢測端；第2耦合電路，其係連接於上述檢測輸入端與上述第2檢測端之間，響應第3控制信號使上述檢測輸入端與上述第2檢測端電性耦合；第3開關電路，其輸出端連接於上述第2檢測端，響應第4控制信號對上述第2檢測端供給低電位側之電源電壓；及第4開關電路，其係響應上述第2檢測端之電壓，且輸出端連接於上述第1檢測端。
  8. 如請求項1之半導體記憶裝置，其中包含連接於上述檢測輸入端之電流源電路。
  9. 如請求項8之半導體記憶裝置，其中上述電流源電路包含開關電路，上述檢測輸入端連接於上述字元線之期間，上述開關電路為斷開。
  10. 如請求項1之半導體記憶裝置，其中上述漏電流檢測電路包含連接於位元線之第2檢測輸入端。
  11. 如請求項10之半導體記憶裝置，其中上述半導體記憶裝置係NAND型快閃記憶體。
  12. 如請求項1之半導體記憶裝置，其中包含：第1漏電流檢測電路，其具有使偶數序號之複數條字元線與上述第1檢測端電性耦合之複數個耦合電路；及第2漏電流檢測電路，其具有第2檢測端，且具有使奇數序號之複數條字元線與上述第2檢測端電性耦合之複數個耦合電路。
  13. 一種半導體記憶裝置之漏電流檢測方法，其係如下：將連接有檢測輸入端之上述半導體記憶裝置之第1字元線充電至第1電壓；將第1檢測端充電至第2電壓；於經過特定時間後之時序將上述檢測輸入端與上述第1檢測端電性耦合；且根據藉由將上述檢測輸入端與上述第1檢測端耦合所產生之上述第1檢測端之電位變化而檢測上述半導體記憶裝置之漏電流。
  14. 如請求項13之半導體記憶裝置之漏電流檢測方法，其中於將連接有上述檢測輸入端之上述半導體記憶裝置之第1字元線充電至第1電壓時，以第1控制信號使連接供給上述第1電壓之供給端與上述第1字元線之開關電路接通；於經過上述特定時間後之時序將上述檢測輸入端與上述第1檢測端電性耦合時，以第2控制信號使將上述檢測輸入端與上述第1檢測端電性耦合之耦合電路接通；且上述第2控制信號之電壓低於上述第1控制信號之電壓。
  15. 如請求項14之半導體記憶裝置之漏電流檢測方法，其中將連接有上述檢測輸入端之上述半導體記憶裝置之第1字元線充電至第1電壓時之上述第1電壓與於經過上述特定時間後之時序將上述檢測輸入端與上述第1檢測端電性耦合時之上述第2電壓係不同之電壓。
  16. 如請求項15之半導體記憶裝置之漏電流檢測方法，其中根據上述第1檢測端之電位變化檢測上述半導體記憶裝置之漏電流時，將上述第1檢測端之電位之變化與特定之閾值進行比較。
  17. 如請求項16之半導體記憶裝置之漏電流檢測方法，其中將連接有上述檢測輸入端之上述半導體記憶裝置之第1字元線充電至第 1電壓時之第1電壓係上述高電位側之電源電壓。
  18. 如請求項14之半導體記憶裝置之漏電流檢測方法，其中對鄰接於上述第1字元線之第2字元線，施加與對上述第1字元線充電之電壓不同之第2電壓；將第2檢測端充電至上述低電位側之電源電壓；於預先決定之時間之後，將上述檢測輸入端電性耦合於上述第2檢測端；且於藉由將上述檢測輸入端與上述第2檢測端電性耦合所引起之上述第2檢測端之電位變化大於特定之閾值時，對上述第1檢測端供給上述低電位側之電源電壓。
  19. 一種半導體記憶裝置之漏電流檢測方法，其係如下：對連接於上述半導體記憶裝置之第1字元線之檢測輸入端，施加上述高電位側之電源電壓；對鄰接於上述半導體記憶裝置之第1字元線之第2字元線，以特定時間施加上述半導體記憶裝置對記憶元件之資料寫入電壓；將電性耦合於上述檢測輸入端之檢測端以特定時間充電至上述高電位側之電源電壓；於經過特定時間之後，結束上述高電位側之電壓施加；且將上述高電位側之電壓施加結束之後所產生之上述檢測端之電位變化與特定之閾值進行比較，從而檢測上述半導體記憶裝置之漏電流。
  20. 如請求項19之半導體記憶裝置之漏電流檢測方法，其中上述半導體記憶裝置係NAND型快閃記憶體。
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