TW201530707A - 封裝基板及其製法暨半導體封裝件及其製法 - Google Patents

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Abstract

一種封裝基板，係包括：層狀本體；形成於該層狀本體表面上之複數導電元件；以及形成於對應之各該導電元件上之定位結構，以藉由該定位結構改善上下封裝元件彼此定位接合的問題，提高製造良率與產品品質。本發明復提供該封裝基板之製法、半導體封裝件及其製法。

Description

封裝基板及其製法暨半導體封裝件及其製法
本發明係有關一種封裝基板及半導體封裝件，尤指一種提高良率之封裝基板、半導體封裝件及其製法。
隨著半導體封裝技術的演進，半導體封裝件已開發出不同的封裝型態，且各種電子產品在尺寸上是日益要求輕、薄及小，因此可節省基板平面面積並可同時兼顧處理性能之內嵌式封裝件(embedded package)愈來愈受到重視。
第1A至1C圖係顯示習知之內嵌式封裝件之製法。如第1A圖所示，於一下層基板1上接置晶片12，且該晶片12周圍之下層基板1表面上形成有複數如金屬柱19之導電元件。
如第1B圖所示，於該下層基板1上接置一上層基板1’，其係藉由複數金屬柱19’及形成其上之銲料18進行對位接合。
最後，如第1C圖所示，形成封裝膠體17於該下層基板1與上層基板1’之間，以包覆該晶片12及該些金屬柱 19,19’及銲料18。並可於該下層基板1下表面形成複數銲球16。
惟，習知半導體封裝件之製法中，因該些金屬柱19之端面皆為平面，以致於對位不易，然而，即便於正確對位後，在進行金屬柱表面固接時，也容易發生滑動偏移之問題，最後使製造良率低下。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種封裝基板，係包括：層狀本體；形成於該層狀本體表面上之複數導電元件；以及定位結構，各係形成於對應之該導電元件上。
本發明復提供一種封裝基板之製法，係包括：於一層狀本體上形成具有複數開口之光阻層；於該開口中形成導電元件，並於該導電元件之終端製作定位結構；以及移除該光阻層。
於製法之一具體實施例中，係於該開口中電鍍形成導電元件並同時形成定位結構，且該定位結構係為凹穴或凸出部。
於一具體實施例中，該凹穴係V形凹穴或U形凹穴。
於一具體實施例中，當同時形成導電元件及定位結構時，該導電元件與定位結構係為一體成形。例如，該導電元件與定位結構係為金屬。
於又一具體實施例中，該定位結構之製作係包括：整平該導電元件與光阻層之高度；於該導電元件與光阻層上形成絕緣層；以及圖案化該導電元件上之絕緣層，並移除該光阻層上的絕緣層，以於各該導電元件上形成至少一塊體，以作為該定位結構。在此實施例中，該塊體係一環形中空塊體，以外露出該導電元件之終端表面。
本發明另提供一種半導體封裝件，係包括：本發明之封裝基板；電子元件，係具有複數形成於該電子元件上之金屬柱及形成於該金屬柱上之銲料，且該電子元件係藉由該銲料接置於該定位結構；以及封裝膠體，係形成於該封裝基板與電子元件之間，以包覆該導電元件、金屬柱及銲料。
前述之半導體封裝件中，復可包括半導體元件，係設置並電性連接於該封裝基板上或該電子元件上。
本發明並提供一種半導體封裝件之製法，係包括：提供一封裝基板，該封裝基板包含：層狀本體；形成於該層狀本體表面上之複數導電元件；對應形成於各該導電元件上之定位結構；於該定位結構上接置電子元件，其中，該電子元件表面係形成有複數金屬柱及形成於該金屬柱上之銲料，且藉由該銲料接置於該定位結構；以及於該封裝基板與電子元件之間形成封裝膠體，以包覆該導電元件、金屬柱及銲料。
於該半導體封裝件之製法之一具體實施例中，該定位結構係為凹穴或凸出部。舉例而言，該凹穴係V形凹穴或 U形凹穴。
又，該導電元件與定位結構係可為一體成形。
此外，該導電元件與定位結構可同為金屬。但於另一具體實施例中，該定位結構係絕緣材。
於另一具體實施例中，該定位結構係一環形中空塊體，以外露出該導電元件之終端表面。
由上可知，本發明之封裝基板及其製法暨半導體封裝件及其製法，係藉由在導電元件上形成定位結構，使該封裝基板具有自動定位(self alignment)之功能，且該定位結構可於上方金屬柱進行表面固接時，避免滑動偏移之發生，故而改善上下封裝元件彼此定位接合的問題，提高製造良率與產品品質。
1‧‧‧下層基板
1’‧‧‧上層基板
12‧‧‧晶片
16‧‧‧銲球
17‧‧‧封裝膠體
18‧‧‧銲料
19、19’‧‧‧金屬柱
20、50‧‧‧層狀本體
201‧‧‧導體層
202、302、502‧‧‧導電元件
202a、302a、303a、502a‧‧‧定位結構
21‧‧‧光阻層
210‧‧‧開口
302a’‧‧‧跡線
303‧‧‧絕緣層
5‧‧‧封裝基板
5’‧‧‧電子元件
52‧‧‧半導體元件
56‧‧‧銲球
57‧‧‧封裝膠體
58‧‧‧銲料
59‧‧‧金屬柱
第1A至1C圖係為習知內嵌式封裝件之製法的剖視示意圖；第2A至2C’圖係為本發明之封裝基板之製法的剖視示意圖，其中，第2B’圖係第2B圖之另一實施例，第2C’圖係根據第2B’圖而得之定位結構剖視示意圖；第3A至3E’圖係為本發明之封裝基板之另一製法的剖視示意圖，其中，第3E’圖係為第3E圖之俯視圖；第4A至4B’圖係顯示定位結構之另一實施例之示意圖；以及第5A至5C圖係為本發明之半導體封裝件之製法剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2C’圖係為本發明之封裝基板之製法的剖視示意圖。
如第2A圖所示，先提供一層狀本體20，該層狀本體20之實例可包括晶圓、晶片、矽中介板、電路板或其他可用於半導體結構或半導體封裝之層狀本體。該層狀本體20上形成具有複數開口210之光阻層21，該光阻層21可為乾膜，且該開口210中之層狀本體20表面具有導體層201，以供後續電鍍製程形成導電元件。
如第2B圖所示，於該開口210中電鍍形成導電元件 202，且於此電鍍步驟中，於該導電元件202之終端製作定位結構202a。例如，在本實施例中，由於電鍍液體與光阻層21開口210壁面先產生化學反應，故靠近該光阻層21開口210壁的表面將先形成金屬，故該定位結構202a係為凹穴。
此外，於此步驟中，可透過變更電鍍液成分，以形成各種不同於第2B圖所示之U形凹穴，而形成如第2B’圖所示之V之凹穴。
接著，如第2C及2C’圖所示，移除該光阻層21，即可得到封裝基板。
根據前述之製法可知，該導電元件與定位結構係可為一體成形，且該導電元件與定位結構皆為金屬。
請參閱第3A至3E’圖，係為本發明之封裝基板之另一製法的剖視示意圖。
如第3A圖所示，係接續第2A圖之步驟，係於該導體層201上電鍍製程形成導電元件302，且此實施例中，該導電元件302之高度係高於該光阻層21之高度。如第3B圖所示，透過研磨的方式，整平該導電元件302與光阻層21之高度，使該導電元件302與光阻層21齊平。
如第3C圖所示，於該導電元件302與光阻層21上形成絕緣層303。
接著，利用微影蝕刻等圖案化製程，圖案化該導電元件302上之絕緣層303，並移除該光阻層21上的絕緣層303，以於各該導電元件302上形成如第3D圖所示之至少 一塊體，以作為該定位結構303a。
如第3E圖所示，最後，移除該光阻層21，即可得到封裝基板。
此外，如第3E’圖所示，該塊體或該定位結構303a係一環形中空塊體，以外露出該導電元件302之終端表面。然而，當該塊體或該定位結構係絕緣材時，其尺寸必須小於該導電元件端面之面積，俾供電性連接電子元件。
當然，該塊體可為其他外型，並使該導電元件302之終端表面外露出塊體。
請參閱第4A圖，該定位結構亦可為其他外型之塊體，而為凸出部。例如，可圖案化第3B圖所示之該導電元件302，以得到外型為凸出部之定位結構302a。
如第4B圖所示，復可接續第3B圖所示之該導電元件302，於該導電元件302上利用電鍍法或印刷技術，形成如跡線302a’或其他外型之凸出部，以作為定位結構。而是種導電材質之凸出部，可令與凸出部對接之銲料潤濕攀附於其上，而有內聚之效果，俾產生定位之作用。
根據前述之製法，本發明之封裝基板，係包括層狀本體20、複數導電元件202,302及複數定位結構202a,302a,303a。
該複數導電元件202,302係形成於該層狀本體20表面上。
而各該定位結構202a,302a,303a係形成於對應之各該導電元件202,302上，且該定位結構202a係為凹穴，該凹 穴係V形凹穴或U型凹穴，但不以此為限。或該定位結構302a,303a係為凸出部。
至於該凸出部若為金屬，其可為跡線302a’或其他外型，俾藉由導電材質之凸出部，令與凸出部對接之銲料潤濕攀附於其上，而有內聚之效果，俾產生定位之作用。
此外，該導電元件與定位結構皆為金屬時，該導電元件與定位結構係可為一體成形或分別形成。
於一具體實施例中，該定位結構係絕緣材，其材質可例如為阻銲劑。再者，該定位結構303a係絕緣材時，該定位結構303a可為一環形中空塊體，以外露出該導電元件302之終端表面。當然，該塊體可為其他外型，並使該導電元件302之終端表面外露出塊體。
請參閱第5A至5圖，係顯示本發明半導體封裝件之製法剖視示意圖。
如第5A圖所示，提供一封裝基板5，該封裝基板5包含：層狀本體50；複數導電元件502，係形成於該層狀本體50表面上；及複數定位結構502a，各係形成於對應之該導電元件502上。
該定位結構可為前述本發明所述之定位結構，亦即為凹穴或凸出部。定位結構為凹穴時，可為V形凹穴、U型凹穴或其他外型，但不以此為限。
至於該凸出部若為金屬，其可為跡線或其他外型。
此外，該導電元件與定位結構皆為金屬時，該導電元件與定位結構係可為一體成形或分別形成。
於一具體實施例中，該定位結構係絕緣材，其材質可例如為阻銲劑。再者，該定位結構係絕緣材時，該定位結構可為一環形中空塊體，以外露出該導電元件之終端表面。當然，該塊體可為其他外型，並使該導電元件之終端表面外露出塊體。
另一方面，該封裝基板5與該導電元件502同側表面上亦可接置有半導體元件52，例如半導體晶片。
接著，如第5B圖所示，於該定位結構502a上接置電子元件5’，該電子元件5’係可為半導體晶片、封裝結構或如本圖所示之另一封裝基板等，其中，該電子元件5’表面係形成有複數金屬柱59及形成於該金屬柱59上之銲料58，且藉由該銲料58接置於該定位結構502a。
如第5C圖所示，於該封裝基板5與電子元件5’之間形成封裝膠體57，以包覆該導電元件502、金屬柱59、銲料58及半導體元件52。再者，復可於該封裝基板5下表面形成銲球56，以供電性連接外部元件，例如電路板。
此外，可了解的是，具有定位結構502a之封裝基板5並非如圖示一般地置於下方，其亦可為自上方對位連接至下方的電子元件5’。
根據前述之製法，本發明復提供一種半導體封裝件，係包括：本發明之封裝基板5；電子元件5’，係具有複數形成於該電子元件5’上之金屬柱59及形成於該金屬柱59上之銲料58，且該電子元件5’係藉由該銲料58接置於該定位結構502a；以及封裝膠體57，係形成於該封裝基板5 與電子元件5’之間，以包覆該導電元件502、金屬柱59及銲料58。
前述之半導體封裝件中，復可包括半導體元件52，係設置並電性連接於該封裝基板5上或該電子元件5’上。且該半導體封裝件復可包括銲球56，係形成於該封裝基板5下表面，以供電性連接外部元件，例如電路板。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
20‧‧‧層狀本體
201‧‧‧導體層
202‧‧‧導電元件
202a‧‧‧定位結構

Claims (38)

  1. 一種封裝基板，係包括：層狀本體；複數導電元件，係形成於該層狀本體表面上；以及複數定位結構，各係形成於對應之該導電元件上。
  2. 如申請專利範圍第1項所述之封裝基板，其中，該導電元件係金屬柱。
  3. 如申請專利範圍第1項所述之封裝基板，其中，該定位結構係為凹穴或凸出部。
  4. 如申請專利範圍第2項所述之封裝基板，其中，該凹穴係V形凹穴或U形凹穴。
  5. 如申請專利範圍第1項所述之封裝基板，其中，該導電元件與定位結構係為一體成形。
  6. 如申請專利範圍第1項所述之封裝基板，其中，該導電元件與定位結構係為金屬。
  7. 如申請專利範圍第1項所述之封裝基板，其中，該定位結構係絕緣材。
  8. 如申請專利範圍第1項所述之封裝基板，其中，該定位結構係一環形中空塊體。
  9. 如申請專利範圍第8項所述之封裝基板，其中，該導電元件之終端表面係外露出該環形中空塊體。
  10. 一種半導體封裝件，係包括：如申請專利範圍第1項之封裝基板； 電子元件，係具有複數形成於該電子元件上之金屬柱及形成於該金屬柱上之銲料，且該電子元件係藉由該銲料接置於該定位結構；以及封裝膠體，係形成於該如申請專利範圍第1項之封裝基板與電子元件之間，以包覆該導電元件、金屬柱及銲料。
  11. 如申請專利範圍第10項所述之半導體封裝件，其中，該導電元件係金屬柱。
  12. 如申請專利範圍第10項所述之半導體封裝件，其中，該定位結構係為凹穴或凸出部。
  13. 如申請專利範圍第12項所述之半導體封裝件，其中，該凹穴係V形凹穴或U形凹穴。
  14. 如申請專利範圍第10項所述之半導體封裝件，其中，該導電元件與定位結構係為一體成形。
  15. 如申請專利範圍第10項所述之半導體封裝件，其中，該導電元件與定位結構係為金屬。
  16. 如申請專利範圍第10項所述之半導體封裝件，其中，該定位結構係絕緣材。
  17. 如申請專利範圍第10項所述之半導體封裝件，其中，該定位結構係一環形中空塊體。
  18. 如申請專利範圍第17項所述之半導體封裝件，其中，該導電元件之終端表面係外露出該環形中空塊體。
  19. 如申請專利範圍第10項所述之半導體封裝件，其中，該電子元件係半導體晶片、封裝結構或另一封裝基板。
  20. 一種封裝基板之製法，係包括：於一層狀本體上形成具有複數開口之光阻層；於該開口中形成導電元件，並於該導電元件之終端製作定位結構；以及移除該光阻層。
  21. 如申請專利範圍第20項所述之封裝基板之製法，其中，係於該開口中電鍍形成導電元件並形成定位結構，且該定位結構係為凹穴或凸出部。
  22. 如申請專利範圍第21項所述之封裝基板之製法，其中，該凹穴係V形凹穴或U形凹穴。
  23. 如申請專利範圍第20項所述之封裝基板之製法，其中，該導電元件與定位結構係為一體成形。
  24. 如申請專利範圍第20項所述之封裝基板之製法，其中，該導電元件與定位結構係為金屬。
  25. 如申請專利範圍第20項所述之封裝基板之製法，其中，該定位結構之製作係包括：整平該導電元件與光阻層之高度；於該導電元件與光阻層上形成絕緣層；以及圖案化該導電元件上之絕緣層，並移除該光阻層上的絕緣層，以於各該導電元件上形成至少一塊體，以作為該定位結構。
  26. 如申請專利範圍第20項所述之封裝基板之製法，其中，該塊體係一環形中空塊體。
  27. 如申請專利範圍第26項所述之封裝基板之製法，其 中，該導電元件之終端表面係外露出該環形中空塊體。
  28. 一種半導體封裝件之製法，係包括：提供一封裝基板，該封裝基板包含：層狀本體；複數導電元件，係形成於該層狀本體表面上；及複數定位結構，係對應形成於各該導電元件上；於該定位結構上接置電子元件，其中，該電子元件表面係形成有複數金屬柱及形成於該金屬柱上之銲料，且藉由該銲料接置於該定位結構；以及於該封裝基板與電子元件之間形成封裝膠體，以包覆該導電元件、金屬柱及銲料。
  29. 如申請專利範圍第28項所述之半導體封裝件之製法，其中，該定位結構係為凹穴或凸出部。
  30. 如申請專利範圍第29項所述之半導體封裝件之製法，其中，該凹穴係V形凹穴或U形凹穴。
  31. 如申請專利範圍第29項所述之半導體封裝件之製法，其中，該凸出部係導電跡線。
  32. 如申請專利範圍第28項所述之半導體封裝件之製法，該導電元件與定位結構係為一體成形。
  33. 如申請專利範圍第28項所述之半導體封裝件之製法，其中，該導電元件與定位結構係為金屬。
  34. 如申請專利範圍第28項所述之半導體封裝件之製法，其中，該定位結構係絕緣材。
  35. 如申請專利範圍第28項所述之半導體封裝件之製法， 其中，該定位結構係一環形中空塊體。
  36. 如申請專利範圍第35項所述之半導體封裝件之製法，其中，該導電元件之終端表面係外露出該環形中空塊體。
  37. 如申請專利範圍第28項所述之半導體封裝件之製法，其中，該如申請專利範圍第1項之封裝基板上或該電子元件上係設有半導體元件。
  38. 如申請專利範圍第28項所述之半導體封裝件之製法，其中，該電子元件係半導體晶片、封裝結構或另一封裝基板。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10515901B2 (en) 2017-09-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. InFO-POP structures with TIVs having cavities
CN111243967A (zh) * 2020-02-26 2020-06-05 通富微电子股份有限公司 一种堆叠式封装方法
CN111312698A (zh) * 2020-02-26 2020-06-19 通富微电子股份有限公司 一种堆叠式封装器件

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5767580A (en) * 1993-04-30 1998-06-16 Lsi Logic Corporation Systems having shaped, self-aligning micro-bump structures
US7557452B1 (en) * 2000-06-08 2009-07-07 Micron Technology, Inc. Reinforced, self-aligning conductive structures for semiconductor device components and methods for fabricating same
CN100446232C (zh) * 2005-10-27 2008-12-24 全懋精密科技股份有限公司 倒装片基板的表面结构
JP4842167B2 (ja) * 2007-02-07 2011-12-21 新光電気工業株式会社 多層配線基板の製造方法
CN101533811B (zh) * 2008-03-13 2010-10-20 力成科技股份有限公司 具有硅通孔的半导体芯片构造及其堆叠组合
US20100044860A1 (en) * 2008-08-21 2010-02-25 Tessera Interconnect Materials, Inc. Microelectronic substrate or element having conductive pads and metal posts joined thereto using bond layer
CN102144291B (zh) * 2008-11-17 2015-11-25 先进封装技术私人有限公司 半导体基板、封装与装置
US8557638B2 (en) * 2011-05-05 2013-10-15 Stats Chippac Ltd. Integrated circuit packaging system with pad connection and method of manufacture thereof
WO2013057949A2 (en) * 2011-10-19 2013-04-25 Panasonic Corporation Manufacturing method for semiconductor package, semiconductor package, and semiconductor device
US8704354B2 (en) * 2012-03-28 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package structures and methods for forming the same
CN102751267A (zh) * 2012-05-28 2012-10-24 日月光半导体制造股份有限公司 用于堆叠的半导体封装构造及其制造方法
JP5966653B2 (ja) * 2012-06-20 2016-08-10 富士通株式会社 半導体装置及び半導体装置の製造方法
US8981559B2 (en) * 2012-06-25 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies

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