CN105811922A - 低功耗保持触发器 - Google Patents

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CN105811922A CN201510967966.7A CN201510967966A CN105811922A CN 105811922 A CN105811922 A CN 105811922A CN 201510967966 A CN201510967966 A CN 201510967966A CN 105811922 A CN105811922 A CN 105811922A
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Abstract

本发明实施例公开了一种低功耗保持触发器，含有输入端和输出端，包括：时钟产生电路，用于当触发器在第一模式时，产生第一时钟信号和与第一时钟信号反相的第二时钟信号；主锁存器电路，用于当触发器在第一模式时，根据第一时钟信号和第二时钟信号，对来自输入端的输入信号执行第一锁存操作，以在第一节点产生第一锁存信号；以及从锁存器电路，耦接至第一节点，用于当触发器在第一模式时，根据第一时钟信号和第二时钟信号，对第一锁存信号执行第二锁存操作，以在第二节点产生第二锁存信号；其中，第二锁存信号耦接至触发器的输出端，并且从锁存器电路包括：第一反相器，含有耦接至第一节点的输入端以及耦接至第二节点的输出端；第一通门，耦接在第二节点和第三节点之间；以及第二反相器，含有耦接至第三节点的输入端以及耦接至第一反相器的输入端的输出端。

Description

低功耗保持触发器
技术领域
本发明涉及触发器，尤其涉及一种低功耗保持触发器(retentionflip-flop)。
背景技术
传统的保持触发器为一种当其被上电以正常运转时，典型地保持已存储的数据的存储装置。当将保持触发器转换至睡眠或省电模式时，仍然保持该已存储的数据。在这种时候，保持触发器中的一些元件或装置仍然被上电以保持数据。但是，由于这些元件或装置中感应的(induced)漏电流以及降低的效率，所以这些元件或装置将消耗功率。如此，通过在睡眠或省电模式中使用较少的被上电的元件或装置，可以得到保持触发器的低功耗设计。
发明内容
有鉴于此，本发明实施例提供了一种低功耗保持触发器，能够通过更低的功率来保持数据。
本发明提供了一种触发器，含有输入端和输出端，包括：
时钟产生电路，用于当所述触发器在第一模式时，产生第一时钟信号和与所述第一时钟信号反相的第二时钟信号；
主锁存器电路，用于当所述触发器在所述第一模式时，根据所述第一时钟信号和所述第二时钟信号，对来自所述输入端的输入信号执行第一锁存操作，以在第一节点产生第一锁存信号；以及
从锁存器电路，耦接至所述第一节点，用于当所述触发器在所述第一模式时，根据所述第一时钟信号和所述第二时钟信号，对所述第一锁存信号执行第二锁存操作，以在第二节点产生第二锁存信号；
其中，所述第二锁存信号耦接至所述触发器的输出端，并且所述从锁存器电路包括：
第一反相器，含有耦接至所述第一节点的输入端以及耦接至所述第二节点的输出端；
第一通门，耦接在所述第二节点和第三节点之间；以及
第二反相器，含有耦接至所述第三节点的输入端以及耦接至所述第一反相器的输入端的输出端。
其中，当所述触发器在第二模式时，所述时钟产生电路被上电；以及
当所述触发器在所述第二模式时，在所述从锁存器电路中，所述第二反相器和所述第一通门均被上电，以及所述第一反相器不被上电。
其中，所述时钟产生电路、所述第二反相器以及所述第一通门均包括：多个晶体管；当所述触发器在所述第二模式时，所述时钟产生电路、所述第二反相器和所述第一通门中被上电的晶体管的数量之和为8。
其中，当所述触发器在所述第一模式时，所述从锁存器电路根据所述第一时钟信号和所述第二时钟信号，通过所述第二反相器和所述第一通门对所述第二锁存信号执行第三锁存操作，以在所述第一反相器的输入端产生第三锁存信号。
其中，当所述触发器在所述第一模式时，所述时钟产生电路接收电源电压；以及
当所述触发器在所述第一模式时，在所述从锁存器电路中，所述第一反相器、所述第二反相器以及所述第一通门均被上电。
其中，进一步包括：
输入接口电路，用于当所述触发器在所述第一模式时，自所述触发器的所述输入端接收外部信号，并传送所述外部信号至所述主锁存器电路，以作为所述输入信号；
第二通门，耦接在所述输入接口电路和所述主锁存器电路之间，用于当所述触发器在所述第一模式时，对所述输入信号反相；其中，被所述第二通门反相了的所述输入信号被传送至所述主锁存器电路；
第三通门，耦接在所述第一节点和所述从锁存器电路之间，用于当所述触发器在所述第一模式时，接收所述第一锁存信号并对所述第一锁存信号反相；其中，被所述第三通门反相了的所述第一锁存信号被传送至所述从锁存器电路；以及
第四通门，耦接至所述第二节点，用于当所述触发器在所述第一模式时，接收所述第二锁存信号并对所述第二锁存信号反相；其中，被所述第四通门反相了的所述第二锁存信号被传送至所述触发器的输出端。
本发明提供了一种触发器，含有输入端和输出端，包括：
时钟产生电路，用于当所述触发器在第一模式时，产生第一时钟信号和与所述第一时钟信号反相的第二时钟信号；
主锁存器电路，用于当所述触发器在所述第一模式时，根据所述第一时钟信号和所述第二时钟信号，对来自所述输入端的输入信号执行第一锁存操作，以在第一节点产生第一锁存信号；以及
从锁存器电路，耦接至所述第一节点，用于当所述触发器在所述第一模式时，根据所述第一时钟信号和所述第二时钟信号，对所述第一锁存信号执行第二锁存操作，以在第二节点产生第二锁存信号；
其中，所述第二锁存信号耦接至所述触发器的输出端，并且所述从锁存器电路包括：
第一反相器，含有耦接至所述第一节点的输入端和耦接至所述第二节点的输出端；
第二反相器，含有耦接至所述第二节点的输入端和耦接至第三节点的输出端；
第一通门，耦接在所述第三节点和所述第一反相器的输入端之间；以及
第一晶体管，含有耦接至所述第三节点的控制端、耦接至第一电源电压的第一端以及耦接至所述第二节点的第二端。
其中，当所述触发器在第二模式时，在所述从锁存器电路中，所述第二反相器和所述第一晶体管均被上电，所述第一反相器和所述第一通门均未被上电。
其中，所述第二反相器包括：多个晶体管，以及当所述触发器在所述第二模式时，所述从锁存器电路中未被上电的晶体管数量为3。
其中，当所述触发器在所述第一模式时，所述时钟产生电路被上电，以及
当所述触发器在所述第一模式时，所述从锁存器电路中的所述第一反相器、所述第二反相器、所述第一通门和所述第一晶体管均被上电。
其中，当所述第一晶体管由P型晶体管实现时，所述第一电压源提供电源电压；
或者，当所述第一晶体管由N型晶体管实现时，所述第一电压源提供参考接地电压。
其中，所述从锁存器电路进一步包括：
第二晶体管，含有耦接至所述第三节点的控制端、耦接至第二电压源的第一端以及耦接至所述第一晶体管的第二端的第二端。
其中，当所述触发器在第二模式时，在所述从锁存器电路中，所述第二反相器、所述第一晶体管和所述第二晶体管均被上电，所述第一反相器和所述第一通门均未被上电。
其中，所述第二反相器包括：多个晶体管，以及当所述触发器在所述第二模式时，所述从锁存器电路中被上电的晶体管的数量为4。
其中，当所述触发器在所述第二模式时，所述从锁存器电路通过所述第二反相器对所述第二锁存信号执行第三锁存操作。
其中，当所述触发器在所述第一模式时，所述时钟产生电路被上电；以及
当所述触发器在所述第一模式时，在所述从锁存器电路中，所述第一反相器、所述第二反相器、所述第一通门、所述第一晶体管和所述第二晶体管均被上电。
其中，所述第一晶体管由P型晶体管实现，所述第二晶体管由N型晶体管实现，所述第一电压源提供电源电压，所述第二电压源提供参考接地电压。
其中，进一步包括：
输入接口电路，用于当所述触发器在所述第一模式时，从所述触发器的输入端接收外部信号并传送所述外部信号至所述主锁存器电路，以作为所述输入信号；
第二通门，耦接在所述输入接口电路和所述主锁存器电路之间，用于当所述触发器在所述第一模式时，对所述输入信号反相；其中，被所述第二通门反相了的所述输入信号被传送至所述主锁存器电路；
第三通门，耦接在所述第一节点和所述从锁存器电路之间，用于当所述触发器在所述第一模式时，接收所述第一锁存信号并对所述第一锁存信号反相；其中，被所述第三通门反相了的所述第一锁存信号被传送至所述从锁存器电路；以及
第四通门，耦接至所述第二节点，用于当所述触发器在所述第一模式时，接收所述第二锁存信号，并对所述第二锁存信号反相；其中，被所述第四通门反相了的所述第二锁存信号被传送至所述触发器的输出端。
本发明实施例的有益效果是：
本发明实施例，由于其从锁存器电路采用反相器加通门的结构，或者采用反相器加通门以及晶体管的结构，因此通过对从锁存器电路的改进，能够以更低的功率来保持数据。
附图说明
图1示出了保持触发器的一个典型实施例；
图2示出了保持触发器的另一个典型实施例；
图3示出了保持触发器的进一步的另一个典型实施例；
图4示出了保持触发器的另一个典型实施例；以及
图5示出了电源的供应和时钟信号的产生之间的关系。
具体实施方式
为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
在本申请说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异作为区分组件的方式，而是以组件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包括”、“包含”为一开放式的用语，故应解释成“包括(含)但不限定于”。另外，“耦接”一词在此为包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接至该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。
图1示出了保持触发器的一个典型实施例。如图1所示，保持触发器1具有至少一个输入端和输出端OUT10，并且包括：输入接口电路10、主锁存器电路11、从锁存器电路12、时钟产生电路13和14、以及通门(passgate)15～17。在图1的实施例中，该保持触发器1具有给定的作为示例的两个输入端IN10和IN11。时钟产生电路13包括：串联耦接的两个反相器130和131。时钟产生电路14包括：反相器140。输入接口电路10包括：两个反相器100和101。反相器100的输入端耦接至输入端IN10，并且其输出端耦接至节点N10。反相器101的输入端耦接至输入端IN11，并且其输出端耦接至节点N10。通门15的输入端耦接至节点N10，并且其输出端耦接至节点N11。主锁存器电路11包括：反相器110和111。反相器110的输入端耦接至节点N11，并且其输出端耦接至节点N12。反相器111的输入端耦接至节点N12，并且其输出端耦接至节点N11。通门16的输入端耦接至节点N12，并且其输出端耦接至节点N13。
从锁存器电路12包括：两个反相器120和121，以及通门122。反相器120的输入端耦接至节点N13，并且其输出端耦接至节点N14。通门122耦接在节点N14和节点N15之间。反相器121的输入端耦接至节点N15，并且其输出端耦接至节点N13。通门17的输入端耦接至节点N14，并且其输出端耦接至输出端OUT10。
在本实施例中，反相器100、101和111为三态反相器(tri-stateinverter)。通门15和16可以由三态反相器实现。
在本实施例中，保持触发器1可以在不同的模式，诸如正常模式和特定模式(睡眠或省电模式)。当保持触发器1工作在正常模式时，输入接口电路10、主锁存器电路11、从锁存器电路12、时钟产生电路13和14、以及通门15～17均被上电(powered)。也就是，在正常模式，向输入接口电路10、主锁存器电路11、从锁存器电路12、时钟产生电路13和14、以及通门15～17中的元件(如晶体管)提供用于使该元件能够运转的电源电压和参考接地电压。在下述中，将描述保持触发器1的运转。
在正常模式，输入端IN10接收外部信号S10，以及输入端IN11接收与该外部信号S10反相的另一外部信号S11。时钟产生电路13接收时钟信号CK，并且时钟产生电路14接收时钟信号TE。详细地，反相器130接收时钟信号CK并对时钟信号CK反相以产生时钟信号CKB。反相器131接收时钟信号CKB并对时钟信号CKB反相以产生时钟信号CKT。反相器140接收时钟信号TE并对时钟信号TE反相以产生时钟信号TEB。
在正常模式，在输入接口电路10中，来自时钟产生电路14的时钟信号TE和TEB控制反相器100和101以运转。通过时钟信号TE和TEB的控制，反相器100和101在不同时间对外部信号S10和S11反相，以产生输入信号S13。当反相器100根据时钟信号TE和TEB对外部信号S10反相时，在节点N10处产生反相了的外部信号S10以作为输入信号S13。当反相器101根据时钟信号TE和TEB对外部信号S11反相时，在节点N10处产生反相了的外部信号S11以作为输入信号S13。由时钟信号CKB和CKT所控制的通门15对输入信号S13反相并传送反相了的输入信号S13至节点N11。
在正常模式，在主锁存器电路11中，时钟信号CKB和CKT控制反相器111以运转。主锁存器电路11接收由通门15反相了的输入信号S13，并通过反相器110和111对该反相了的输入信号S13执行锁存操作，以在节点N12产生锁存信号S14。受时钟信号CKB和CKT控制的通门16对输入信号(即该锁存信号S14)进行反相，并传送反相了的锁存信号S14至节点N13。
在正常模式，在从锁存器电路12中，通门122受时钟信号CKB和CKT控制。从锁存器电路12接收被通门16反相了的锁存信号S14，并且通过反相器120和121以及通门122对该反相了的锁存信号S14进行锁存操作，以在节点N14处产生锁存信号S15。通门17对该锁存信号S15进行反相，并传送反相了的锁存信号S15至输出端OUT10以作为保持触发器1的输出信号Sout10。
当保持触发器1被切换至特定模式时，诸如睡眠或省电模式，保持触发器1中的一些元件不被上电，而保持触发器1中的一些元件仍被上电，以保持于特定模式之前在节点N14处产生的最后的锁存信号S15。在下述中，将描述保持触发器1的运转。
在特定模式，输入接口电路10、主锁存器电路11、时钟产生电路14和通门15～17没有被上电以运转。也就是，在特定模式，没有向输入接口电路10、主锁存器电路11、时钟产生电路14和通门15～17提供用于使元件能够运转的电源电压和参考接地电压，并且这些电路或装置不运转于产生对应的信号，诸如锁存信号和时钟信号。例如，在特定模式，时钟产生电路14停止产生时钟信号TEB，主锁存器电路11停止对输入信号S13执行锁存操作。从锁存器电路12中的反相器120也是没有被上电。在特定模式中，时钟产生电路13以及从锁存器电路12中的反相器121和通门122被上电。也就是，向反相器121、通门122和时钟产生电路13提供电源电压和参考接地电压。从锁存器电路12通过反相器121和通门122对于特定模式之前在节点N14产生的最后的锁存信号S15执行锁存操作，以在节点N13产生锁存信号S16，从而保持锁存信号S15。在保持触发器1转换至正常模式之后，锁存信号S16然后由反相器120和通门17反相，以在保持触发器的输出端OUT10产生输出信号Sout10。
在本实施例中，从锁存器电路12中的反相器121和通门122均可以由多个晶体管实现，并且时钟产生电路13中的反相器130和131均可以由多个晶体管实现。在特定模式，反相器121、通门122和时钟产生电路13中被上电的晶体管的数量总和为8。
在上述实施例中，输入接口电路10、主锁存器电路11和时钟产生电路13和14的结构可以为典型结构。根据保持触发器1的设计中的需要，确定输入接口电路10、主锁存器电路11和时钟产生电路13和14的结构。
图2示出了保持触发器的另一个典型实施例。如图2所示，保持触发器2具有至少一个输入端和输出端OUT20，并且包括：输入接口电路20、主锁存器电路21、从锁存器电路22、时钟产生电路23和24、以及通门25～27。在图2的实施例中，该保持触发器2具有两个给定的作为示例的输入端IN20和IN21。时钟产生电路23包括：串联耦接的两个反相器230和231。时钟产生电路24包括：反相器240。输入接口电路20包括：两个反相器200和201。反相器200的输入端耦接至输入端IN20，并且其输出端耦接至节点N20。反相器201的输入端耦接至输入端IN21，并且其输出端耦接至节点N20。通门25的输入端耦接至节点N20，并且其输出端耦接至节点N21。主锁存器电路21包括：反相器210和211。反相器210的输入端耦接至节点N21，并且其输出端耦接至节点N22。反相器211的输入端耦接至节点N22，并且其输出端耦接至节点N21。通门26的输入端耦接至节点N22，并且其输出端耦接至节点N23。
从锁存器电路22包括：两个反相器220和221、通门222以及P型晶体管223。反相器220的输入端耦接至节点N23，并且其输出端耦接至节点N24。反相器221的输入端耦接至节点N24，并且其输出端耦接至节点N25。通门222耦接在节点N25和N23之间。P型晶体管223的栅极(控制端)耦接至节点N25，其源极(第一端)耦接至电压源28，并且其漏极(第二端)耦接至节点N24。在本实施例中，P型晶体管223由PMOS(P-typemetaloxidesemiconductor，P型金属氧化物半导体)晶体管实现。通门27的输入端耦接至节点N24，并且其输出端耦接至输出端OUT10。
在本实施例中，反相器200、201和211为三态反相器。通门25和26由三态反相器实现。
在本实施例中，保持触发器2可以在不同的模式，诸如正常模式和特定模式(睡眠或省电模式)。当保持触发器2运转在正常模式时，输入接口电路20、主锁存器电路21、从锁存器电路22、时钟产生电路23和24、以及通门25～27均被上电。也就是，在正常模式，向输入接口电路20、主锁存器电路21、从锁存器电路22、时钟产生电路23和24，以及通门25～27中的元件(如晶体管)均提供用于使元件能够运转的电源电压和参考接地电压。在下述中，将描述保持触发器2的运转。
在正常模式，输入端IN20接收外部信号S20，以及输入端IN21接收与该外部信号S20反相的另一外部信号S21。时钟产生电路23接收时钟信号CK，以及时钟产生电路24接收时钟信号TE。详细地，反相器230接收时钟信号CK并对时钟信号CK反相以产生时钟信号CKB。反相器231接收时钟信号CKB并对时钟信号CKB反相以产生时钟信号CKT。反相器240接收时钟信号TE并对时钟信号TE反相以产生时钟信号TEB。
在正常模式，在输入接口电路20中，反相器200和201受来自时钟产生电路24的时钟信号TE和TEB的控制以运转。通过时钟信号TE和TEB的控制，反相器200和201在不同时间对外部信号S20和S21反相，以产生输入信号S23。当反相器200根据时钟信号TE和TEB对外部信号S20反相时，在节点N20处产生反相了的外部信号S20以作为输入信号S23。当反相器201根据时钟信号TE和TEB对外部信号S21反相时，在节点N20处产生反相了的外部信号S21作为输入信号S23。受时钟信号CKB和CKT所控制的通门25对输入信号S23反相并传送反相了的输入信号S23至节点N21。
在正常模式，在主锁存器电路21中，反相器211受时钟信号CKB和CKT的控制以运转。主锁存器电路21接收由通门25反相了的输入信号S23，并通过反相器210和211对该反相了的输入信号S23执行锁存操作，以在节点N22产生锁存信号S24。受时钟信号CKB和CKT控制的通门26对输入的锁存信号S24进行反相，并传送反相了的锁存信号S24至节点N23。
在正常模式，电源电压VDD由电压源28提供。在从锁存器电路22中，通门222受时钟信号CKB和CKT控制。从锁存器电路22接收被通门26反相了的锁存信号S24，并且通过反相器220和221、通门222以及P型晶体管223对该锁存信号S24执行锁存操作，以在节点N24产生锁存信号S25。通门27对锁存信号S25反相，并传送反相了的锁存信号S25至输出端OUT20以作为保持触发器2的输出信号Sout20。
当保持触发器2转换至特定模式时，诸如睡眠或省电模式，保持触发器2中的一些元件不被上电，而保持触发器2中的一些元件仍被上电，以保持于特定模式之前在节点N24产生的最后的锁存信号S25。在下述中，将描述保持触发器2的运转。
在特定模式，输入接口电路20、主锁存器电路21、时钟产生电路23和24、以及通门25～27没有被上电以运转。也就是，在特定模式，没有向输入接口电路20、主锁存器电路21、时钟产生电路23和24、以及通门25～27提供用于使元件能够运转的电源电压和参考接地电压，并且这些电路或装置不运转于产生对应的信号，诸如锁存信号和时钟信号。例如，在特定模式，时钟产生电路23停止产生时钟信号CKB和CKT，时钟产生电路24停止产生时钟信号TEB，以及主锁存器电路21停止对输入信号S23执行锁存操作。从锁存器电路22中的反相器220和通门222也是没有被上电。在特定模式中，从锁存器电路22中的反相器221和P型晶体管223被上电。也就是，向反相器221和P型晶体管223提供电源电压和参考接地电压，例如，电压源28提供的电源电压VDD。从锁存器电路22通过反相器221和P型晶体管223对于特定模式之前在节点N24产生的最后的锁存信号S25执行锁存操作，以在节点N24产生锁存信号S26(注意：锁存信号S26是通过反相器221和P型晶体管223执行的锁存操作而于特定模式中产生的信号)，从而实现数据保持。在保持触发器2转换至正常模式之后，通门27然后对锁存信号S26反相，以在保持触发器2的输出端OUT20处产生输出信号Sout20。在本实施例中，由于P型晶体管223和电源电压VDD，所以在特定模式保持了具有相对高电压电平的锁存信号S25。换言之，在特定模式，反相器221和P型晶体管223保持了于特定模式之前在输出端OUT20产生的具有相对低电压电平(“0”)的输出信号Sout20。
在图2的实施例中，从锁存器电路22中的反相器221可以由多个晶体管实现。在特定模式，从锁存器电路22中被上电的晶体管的数量为3。
在上述实施例中，输入接口电路20、主锁存器电路21和时钟产生电路23和24的结构可以为典型结构。根据保持触发器2的设计中的需要，确定输入接口电路20、主锁存器电路21和时钟产生电路23和24的结构。
图3示出了保持触发器的进一步的另一个典型实施例。图3所示的保持触发器3和图2所示的保持触发器2的不同在于从锁存器电路22的结构和运转。在图3的实施例中，从锁存器电路22进一步包括：替换图2的P型晶体管223的N型晶体管323。该N型晶体管323的栅极(控制端)耦接至节点N25，其源极(第一端)耦接至电压源28，以及其漏极(第二端)耦接至节点N24。在本实施例中，N型晶体管323由NMOS晶体管来实现。
在正常模式，参考接地电压(GND)由电压源28提供。从锁存器电路22接收被通门26反相了的锁存信号S24，并通过反相器220和221、通门222以及N型晶体管323对该锁存信号S24执行锁存操作，以在节点N24产生锁存信号S25。通门27对锁存信号S25进行反相，并传送反相了的锁存信号S25至输出端OUT20以作为保持触发器3的输出信号Sout。
在特定模式，输入接口电路20、主锁存器电路21、时钟产生电路23和24、以及通门25～27没有被上电。从锁存器电路22中的反相器220和通门222也没有被上电。但是，从锁存器电路22中的反相器221和N型晶体管323被上电。也就是，提供电源电压和参考接地电压至反相器221和N型晶体管323，例如，电压源28提供的参考接地电压(GND)。从锁存器电路22通过反相器221和N型晶体管323对于特定模式之前在节点N24处产生的最后的锁存信号S25执行锁存操作，以在节点N24产生锁存信号S26，从而实现数据保持。在保持触发器3转换至正常模式之后，通门27然后对锁存信号S26反相以在保持触发器3的输出端OUT20产生输出信号Sout20。在本实施例中，由于N型晶体管323和参考接地电压GND，所以在特定模式保持具有相对低电压电平的锁存信号S25。换言之，在特定模式，反相器221和N型晶体管323保持于特定模式之前在输出端OUT20处产生的具有相对高电压电平(“1”)的输出信号Sout20。
在图3的实施例中，从锁存器电路22中的反相器221可以由多个晶体管实现。在特定模式，从锁存器电路22中被上电的晶体管的数量为3。
图4示出了保持触发器的另一个典型实施例的示意图。图4所示的保持触发器4和图2所示的保持触发器2之间的不同在于从锁存器电路22的结构和运转。在图4的实施例中，从锁存器电路22进一步包括：N型晶体管423。N型晶体管423的栅极(控制端)耦接至节点N25，其源极(第一端)耦接至电压源40，以及其漏极(第二端)耦接至P型晶体管223的漏极。在本实施例中，N型晶体管423由NMOS晶体管实现。N型晶体管423和P型晶体管223形成反相器424。
在正常模式，电源电压VDD由电压源28提供，同时参考接电电压GND由电压源40提供。从锁存器电路22接收被通门26反相了的锁存信号S24，并通过反相器220、221和424，以及通门222对锁存信号S24执行锁存操作，以在节点N24产生锁存信号S25。通门27对锁存信号S25进行反相，并传送反相了的锁存信号S25至输出端OUT20以作为保持触发器4的输出信号Sout20。
在特定模式，输入接口电路20、主锁存器电路21、时钟产生电路23和24、以及通门25～27均没有上电。从锁存器电路22中的反相器220和通门222也没有上电。但是，从锁存器电路22中的反相器221和424上电。也就是，提供电源电压和参考接地电压至反相器221和424，例如，电压源28提供的电源电压VDD以及电压源40提供的参考接地电压GND。从锁存器电路22通过反相器221和424对于特定模式之前在节点N24处产生的最后的锁存信号S25执行锁存操作，以在节点N24产生锁存信号S26，从而实现数据保持。在保持触发器4转换至正常模式之后，通门27然后对锁存信号S26反相，以在保持触发器4的输出端OUT20处产生输出信号Sout20。
在图4的实施例中，从锁存器电路22中的反相器221和424均可以由多个晶体管实现。在特定模式，从锁存器电路22中被上电的晶体管的数量为4。
根据图2～4所示的实施例，时钟产生电路23和24在正常模式被上电，然而时钟产生电路23和24在特定模式不被上电。如此，时钟信号(诸如CKB、CKT和TE)仅在时钟产生电路23被上电后激活，也就是在电源电压提供至时钟产生电路23和24之后。图5示出了电源的供应和时钟信号的产生之间的关系。在图5中，标记“50”表示用于时钟产生电路23或24的电源的供应时序，也就是，提供至时钟产生电路23或24的电源电压和参考接地电压。标记“51”表示时钟信号CKB/CKT或TEB的产生的时序。如图5所示，对于时钟产生电路23和24中的每一个，时钟出现于电源的供应之后。
根据以上实施例，当保持触发器处于睡眠或省电模式时，被上电的元件(诸如晶体管)的数量较少，从而降低了用于数据保持的功率消耗。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (18)

1.一种触发器，含有输入端和输出端，其特征在于，包括：
时钟产生电路，用于当所述触发器在第一模式时，产生第一时钟信号和与所述第一时钟信号反相的第二时钟信号；
主锁存器电路，用于当所述触发器在所述第一模式时，根据所述第一时钟信号和所述第二时钟信号，对来自所述输入端的输入信号执行第一锁存操作，以在第一节点产生第一锁存信号；以及
从锁存器电路，耦接至所述第一节点，用于当所述触发器在所述第一模式时，根据所述第一时钟信号和所述第二时钟信号，对所述第一锁存信号执行第二锁存操作，以在第二节点产生第二锁存信号；
其中，所述第二锁存信号耦接至所述触发器的输出端，并且所述从锁存器电路包括：
第一反相器，含有耦接至所述第一节点的输入端以及耦接至所述第二节点的输出端；
第一通门，耦接在所述第二节点和第三节点之间；以及
第二反相器，含有耦接至所述第三节点的输入端以及耦接至所述第一反相器的输入端的输出端。
2.如权利要求1所述的触发器，其特征在于，
当所述触发器在第二模式时，所述时钟产生电路被上电；以及
当所述触发器在所述第二模式时，在所述从锁存器电路中，所述第二反相器和所述第一通门均被上电，以及所述第一反相器不被上电。
3.如权利要求2所述的触发器，其特征在于，所述时钟产生电路、所述第二反相器以及所述第一通门均包括：多个晶体管；当所述触发器在所述第二模式时，所述时钟产生电路、所述第二反相器和所述第一通门中被上电的晶体管的数量之和为8。
4.如权利要求2所述的触发器，其特征在于，当所述触发器在所述第一模式时，所述从锁存器电路根据所述第一时钟信号和所述第二时钟信号，通过所述第二反相器和所述第一通门对所述第二锁存信号执行第三锁存操作，以在所述第一反相器的输入端产生第三锁存信号。
5.如权利要求2所述的触发器，其特征在于，
当所述触发器在所述第一模式时，所述时钟产生电路接收电源电压；以及
当所述触发器在所述第一模式时，在所述从锁存器电路中，所述第一反相器、所述第二反相器以及所述第一通门均被上电。
6.如权利要求1所述的触发器，其特征在于，进一步包括：
输入接口电路，用于当所述触发器在所述第一模式时，自所述触发器的所述输入端接收外部信号，并传送所述外部信号至所述主锁存器电路，以作为所述输入信号；
第二通门，耦接在所述输入接口电路和所述主锁存器电路之间，用于当所述触发器在所述第一模式时，对所述输入信号反相；其中，被所述第二通门反相了的所述输入信号被传送至所述主锁存器电路；
第三通门，耦接在所述第一节点和所述从锁存器电路之间，用于当所述触发器在所述第一模式时，接收所述第一锁存信号并对所述第一锁存信号反相；其中，被所述第三通门反相了的所述第一锁存信号被传送至所述从锁存器电路；以及
第四通门，耦接至所述第二节点，用于当所述触发器在所述第一模式时，接收所述第二锁存信号并对所述第二锁存信号反相；其中，被所述第四通门反相了的所述第二锁存信号被传送至所述触发器的输出端。
7.一种触发器，含有输入端和输出端，其特征在于，包括：
时钟产生电路，用于当所述触发器在第一模式时，产生第一时钟信号和与所述第一时钟信号反相的第二时钟信号；
主锁存器电路，用于当所述触发器在所述第一模式时，根据所述第一时钟信号和所述第二时钟信号，对来自所述输入端的输入信号执行第一锁存操作，以在第一节点产生第一锁存信号；以及
从锁存器电路，耦接至所述第一节点，用于当所述触发器在所述第一模式时，根据所述第一时钟信号和所述第二时钟信号，对所述第一锁存信号执行第二锁存操作，以在第二节点产生第二锁存信号；
其中，所述第二锁存信号耦接至所述触发器的输出端，并且所述从锁存器电路包括：
第一反相器，含有耦接至所述第一节点的输入端和耦接至所述第二节点的输出端；
第二反相器，含有耦接至所述第二节点的输入端和耦接至第三节点的输出端；
第一通门，耦接在所述第三节点和所述第一反相器的输入端之间；以及
第一晶体管，含有耦接至所述第三节点的控制端、耦接至第一电源电压的第一端以及耦接至所述第二节点的第二端。
8.如权利要求7所述的触发器，其特征在于，当所述触发器在第二模式时，在所述从锁存器电路中，所述第二反相器和所述第一晶体管均被上电，所述第一反相器和所述第一通门均未被上电。
9.如权利要求8所述的触发器，其特征在于，所述第二反相器包括：多个晶体管，以及当所述触发器在所述第二模式时，所述从锁存器电路中未被上电的晶体管数量为3。
10.如权利要求8所述的触发器，其特征在于，
当所述触发器在所述第一模式时，所述时钟产生电路被上电，以及
当所述触发器在所述第一模式时，所述从锁存器电路中的所述第一反相器、所述第二反相器、所述第一通门和所述第一晶体管均被上电。
11.如权利要求7所述的触发器，其特征在于，当所述第一晶体管由P型晶体管实现时，所述第一电压源提供电源电压；
或者，当所述第一晶体管由N型晶体管实现时，所述第一电压源提供参考接地电压。
12.如权利要求7所述的触发器，其特征在于，所述从锁存器电路进一步包括：
第二晶体管，含有耦接至所述第三节点的控制端、耦接至第二电压源的第一端以及耦接至所述第一晶体管的第二端的第二端。
13.如权利要求12所述的触发器，其特征在于，当所述触发器在第二模式时，在所述从锁存器电路中，所述第二反相器、所述第一晶体管和所述第二晶体管均被上电，所述第一反相器和所述第一通门均未被上电。
14.如权利要求13所述的触发器，其特征在于，所述第二反相器包括：多个晶体管，以及当所述触发器在所述第二模式时，所述从锁存器电路中被上电的晶体管的数量为4。
15.如权利要求8或13所述的触发器，其特征在于，当所述触发器在所述第二模式时，所述从锁存器电路通过所述第二反相器对所述第二锁存信号执行第三锁存操作。
16.如权利要求13所述的触发器，其特征在于，当所述触发器在所述第一模式时，所述时钟产生电路被上电；以及
当所述触发器在所述第一模式时，在所述从锁存器电路中，所述第一反相器、所述第二反相器、所述第一通门、所述第一晶体管和所述第二晶体管均被上电。
17.如权利要求12所述的触发器，其特征在于，所述第一晶体管由P型晶体管实现，所述第二晶体管由N型晶体管实现，所述第一电压源提供电源电压，所述第二电压源提供参考接地电压。
18.如权利要求7所述的触发器，其特征在于，进一步包括：
输入接口电路，用于当所述触发器在所述第一模式时，从所述触发器的输入端接收外部信号并传送所述外部信号至所述主锁存器电路，以作为所述输入信号；
第二通门，耦接在所述输入接口电路和所述主锁存器电路之间，用于当所述触发器在所述第一模式时，对所述输入信号反相；其中，被所述第二通门反相了的所述输入信号被传送至所述主锁存器电路；
第三通门，耦接在所述第一节点和所述从锁存器电路之间，用于当所述触发器在所述第一模式时，接收所述第一锁存信号并对所述第一锁存信号反相；其中，被所述第三通门反相了的所述第一锁存信号被传送至所述从锁存器电路；以及
第四通门，耦接至所述第二节点，用于当所述触发器在所述第一模式时，接收所述第二锁存信号，并对所述第二锁存信号反相；其中，被所述第四通门反相了的所述第二锁存信号被传送至所述触发器的输出端。
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