TW201417235A - 封裝結構及其製法 - Google Patents
封裝結構及其製法 Download PDFInfo
- Publication number
- TW201417235A TW201417235A TW101140058A TW101140058A TW201417235A TW 201417235 A TW201417235 A TW 201417235A TW 101140058 A TW101140058 A TW 101140058A TW 101140058 A TW101140058 A TW 101140058A TW 201417235 A TW201417235 A TW 201417235A
- Authority
- TW
- Taiwan
- Prior art keywords
- conductive
- interposer
- package structure
- package
- semiconductor
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- 239000000463 material Substances 0.000 claims abstract description 36
- 229910000679 solder Inorganic materials 0.000 claims abstract description 30
- 238000009713 electroplating Methods 0.000 claims abstract description 8
- 239000004065 semiconductor Substances 0.000 claims description 67
- 239000000758 substrate Substances 0.000 claims description 45
- 229910052732 germanium Inorganic materials 0.000 claims description 15
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 15
- 239000010949 copper Substances 0.000 claims description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical group [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 6
- 229910052797 bismuth Inorganic materials 0.000 claims description 2
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 claims description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims 1
- 229910052707 ruthenium Inorganic materials 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 10
- 238000000059 patterning Methods 0.000 abstract description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 39
- 235000012431 wafers Nutrition 0.000 description 39
- 239000011295 pitch Substances 0.000 description 7
- 238000000151 deposition Methods 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 239000012790 adhesive layer Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- 206010036790 Productive cough Diseases 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 241000724291 Tobacco streak virus Species 0.000 description 1
- 229910052769 Ytterbium Inorganic materials 0.000 description 1
- 239000000084 colloidal system Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 210000003298 dental enamel Anatomy 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 210000003802 sputum Anatomy 0.000 description 1
- 208000024794 sputum Diseases 0.000 description 1
- NAWDYIZEMPQZHO-UHFFFAOYSA-N ytterbium Chemical compound [Yb] NAWDYIZEMPQZHO-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一種封裝結構之製法，係先於一中介板之各凹孔中之部分空間中形成導電凸塊，再形成導電穿孔於該些凹孔中之導電凸塊上，接著，移除該中介板之部分材質，以令各該導電凸塊凸出該中介板，之後結合外部件於該導電凸塊上。藉由移除該中介板之部分材質後，即可顯露該些導電凸塊而進行回焊製程，故無須進行如圖案化製程、電鍍銲錫材料製程、移除光阻、導電層製程等製作導電凸塊之步驟，因而本發明能縮減製程步驟與時間，且降低製作材料及成本。本發明復提供該封裝結構。
Description
本發明係有關一種封裝結構，尤指一種具中介板(interposer)之封裝結構及其製法。
隨著電子產業的蓬勃發展，電子產品在型態上趨於輕薄短小，而為了滿足半導體裝置之高積集度(Integration)以及微型化(Miniaturization)需求，可藉由覆晶(Flip chip)封裝方式，例如，晶片尺寸構裝(Chip Scale Package,CSP)、晶片直接貼附封裝(Direct Chip Attached,DCA)以及多晶片模組封裝(Multi-Chip Module,MCM)等型態的封裝模組，以提升佈線密度、縮小晶片封裝面積及縮短訊號傳輸路徑。
在覆晶封裝製程中，在信賴度熱循環測試，因半導體晶片與封裝基板間的熱膨脹係數(thermal expansion coefficient,CTE)的差異甚大，故半導體晶片外圍的導電凸塊易因熱應力不均而產生破裂，致使其無法與封裝基板上所對應的接點形成良好的接合，造成銲錫凸塊自封裝基板上剝離，導致產品可靠度不佳。
再者，隨著積體電路之積集度的增加，因半導體晶片與線路基板間的熱膨脹係數不匹配(mismatch)，其所產生的熱應力(thermal stress)與翹曲(warpage)的現象亦日漸嚴重，導致半導體晶片與封裝基板之間的電性連接可靠度(reliability)下降，而造成信賴性測試的失敗。
此外，習知封裝基板表面係以二維(2D)方式佈設複數個晶片於封裝基板上，隨者佈設數目越多，其封裝基板面積亦須隨之擴大，現今為迎合終端產品體積微型化及高效能的需求，其習知之封裝方式及封裝結構已不敷使用。
又，隨著電子產品更趨於輕薄短小及功能不斷提昇之需求，半導體晶片之佈線密度愈來愈高，以奈米尺寸作單位，因而半導體晶片上之電極墊的間距更小；然，習知封裝基板之接點的間距係以微米尺寸作單位，而無法有效縮小至對應該電極墊的間距大小，導致雖有高線路密度之半導體晶片，卻無可配合之封裝基板，以致於無法將電子產品有效生產。
為了解決上述問題，遂採用半導體基材作中介板以結合半導體晶片與封裝基板的三維(3D)晶片堆疊技術。因半導體基材與半導體晶片的材質接近，故可有效避免熱膨脹係數不匹配所產生的問題，且中介板與半導體晶片接置之一側係以半導體晶圓製程製作出之線路，且半導體晶片欲接置該線路之接點或線路亦為半導體晶圓製程製作出，故中介板可在不放大面積的情況下，可容置複數個半導體晶片；又為符功能設計或電路設計需要，該複數半導體晶片亦可以堆疊方式達成，故可符合現今終端產品輕薄短小及高功能之需求。如第1圖所示。
於第1圖之習知半導體封裝件1中，係於一封裝基板9與半導體晶片8之間增設一矽中介板(Through Silicon interposer,TSI)2，該矽中介板2具有導電矽穿孔
(Through-silicon via,TSV)21及設於該導電矽穿孔21上之線路重佈結構(Redistribution layer,RDL)22，令該線路重佈結構22藉由導電元件23電性結合間距較大之封裝基板9之銲墊90，而該導電矽穿孔21藉由銲錫凸塊27’電性結合間距較小之半導體晶片8之電極墊80。之後，再形成封裝膠體7包覆該半導體晶片8。其中該線路重佈結構(Redistribution layer,RDL)亦可是電性線路設計需要設置於矽中介板欲以半導體晶片8之一側。
因此，該封裝基板9可藉該矽中介板2結合具有高佈線密度之半導體晶片8，而達到整合高佈線密度之半導體晶片8之目的。
再者，該矽中介板2之熱膨脹係數與半導體晶片8之熱膨脹係數相當，故可避免該半導體晶片8與該矽中介板2間的銲錫凸塊27’破裂，有效使產品之可靠度提升。
又，相較於覆晶式封裝件，習知半導體封裝件1之長寬方向之面積可更加縮小。例如，一般覆晶式封裝基板最小之線寬/線距僅能製出12/12μm，而當半導體晶片之電極墊(I/O)數量增加時，以現有覆晶式封裝基板之線寬/線距並無法再縮小，故須加大覆晶式封裝基板之面積以提高佈線密度，才能接置高I/O數之半導體晶片。反觀第1圖之半導體封裝件1，因該矽中介板2可採用半導體製程做出3/3μm以下之線寬/線距，故當該半導體晶片8具高I/O數時，該矽中介板2之長寬方向之面積足以連接高I/O數之半導體晶片8，故不需增加該封裝基板9之面積，使
該半導體晶片8經由該矽中介板2作為一轉接板而電性連接至該封裝基板9上。
另外，該矽中介板2之細線/寬線距特性而使電性傳輸距離短，故相較於直接覆晶結合至封裝基板之半導體晶片的電性傳輸速度(效率)，設於該矽中介板2上之半導體晶片8的電性傳輸速度(效率)更快(更高)。
第2A至2G圖係為前述習知矽中介板2之製法的剖面示意圖。
如第2A圖所示，提供一含矽基板20(即一整片晶圓)，該含矽基板20具有相對之第一側20a及第二側20b’，且該第一側20a上形成有複數凹孔200。
如第2B圖所示，形成一絕緣層210與導電柱211於該些凹孔200中以作為導電矽穿孔(TSV)21，且各該導電矽穿孔21具有相對之第一端21a與第二端21b，該第一端21a與該含矽基板20之第一側20a係為同側。
如第2C圖所示，形成一線路重佈結構(RDL)22於該含矽基板20之第一側20a上，且該線路重佈結構22電性連接該些導電柱211，並形成複數如銲料凸塊之導電元件23於該線路重佈結構22上。
如第2D圖所示，先將該含矽基板20以該線路重佈結構(RDL)22側藉由保護體60(如黏膠層)置於一承載件6上，再移除該含矽基板20之第二側20b’之部分材質，以令該導電矽穿孔21之第二端21b齊平於該含矽基板20之第二側20b。
如第2E圖所示，形成一介電層24於該含矽基板20之第二側20b上，並將該介電層24形成有複數開孔240以露出該導電矽穿孔21之第二端21b。
接著，形成一如Ti/Cu材之導電層25於該介電層24及該導電矽穿孔21之第二端21b上，再形成光阻26於該導電層25上，該光阻26並進行圖案化曝光顯影製程以形成開孔區260而外露該導電矽穿孔21之第二端21b。
如第2F圖所示，電鍍形成銲錫材料27於該導電矽穿孔21之第二端21b上。
如第2G圖所示，移除該光阻26及其下之導電層25，以製成所需之矽中介板2。
於後續製程中，移除該保護體60與承載件6後，經回焊該銲錫材料27以形成銲錫凸塊27’而結合該半導體晶片8，且該導電元件23係結合該封裝基板9，如第1圖所示。
惟，前述習知矽中介板2之製法中，於形成該銲錫材料27之技術需經圖案化製程(即塗佈該介電層24、固化該介電層24、沉積該導電層25、塗佈該光阻26、曝光顯影等)、電鍍該銲錫材料27製程、移除該光阻26製程、蝕刻移除該導電層25製程等，故整體製程繁複、冗長耗時，且需大量製作材料，因而導致成本極高。
再者，因該介電層24之開孔240需完全顯露該導電柱211端面，而該光阻26之開孔區260又需完全外露該開孔240，致使該開孔區260之尺寸必定大於該導電柱211
端面之面積，以致於該銲錫材料27於該介電層24上所佔之面積將大於該導電柱211端面之面積，而各該銲錫材料27之間則需保持一定間距(為了避免回焊時相互橋接進而短路之問題)，導致無法縮小該銲錫材料27間之間距，使該導電矽穿孔21無法電性結合間距更小之電極墊80。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種封裝結構，係包括：一中介板，係具有相對之第一側與第二側；複數導電穿孔，係形成於該中介板中並連通該第一側與第二側，且各該導電穿孔具有相對之第一端與第二端，而該第一端與該中介板之第一側係為同側；複數銲錫凸塊，係接觸該些導電穿孔之第二端並凸出該中介板之第二側；以及至少一外部件，係結合該些銲錫凸塊。
本發明復提供一種封裝結構之製法，係包括：提供一中介板，該中介板具有相對之第一側及第二側，且該第一側上具有複數凹孔；形成導電凸塊於該些凹孔之部分空間中；形成導電穿孔於該些凹孔中之導電凸塊上，且各該導電穿孔具有相對之第一端與第二端，該第一端與該中介板之第一側係為同側，而該第二端係接觸該導電凸塊；移除該中介板之第二側之部分材質，以令各該導電凸塊凸出該中介板之第二側；以及結合至少一外部件於該些導電凸塊上。
前述之製法中，該導電凸塊係以電鍍或沉積方式形成，且形成該導電凸塊之材質係為銲錫材料。
前述之封裝結構及其製法中，該中介板係為含矽之板體，且該導電穿孔係為導電矽穿孔。
前述之封裝結構及其製法中，該導電穿孔係包含導電柱及形成於該導電柱與該中介板之間的絕緣層。該導電柱係為銅柱。該導電柱係以電鍍或沉積方式形成。
前述之封裝結構及其製法中，於移除該中介板之第二側之部分材質後，該導電穿孔之第二端亦凸出該中介板之第二側。
前述之封裝結構及其製法中，該外部件係為半導體元件、半導體封裝組或封裝基板。
前述之封裝結構及其製法中，復包括形成線路重佈結構於該中介板之第一側上，且該線路重佈結構電性連接該些導電穿孔。又包括結合另一外部件於該線路重佈結構上，且該另一外部件係為半導體元件、半導體封裝組或封裝基板。
由上可知，本發明之封裝結構及其製法，係藉由先於凹孔中形成導電凸塊，故於移除該中介板之第二側之部分材質後即可顯露該些導電凸塊以進行回焊製程，而無須進行如習知技術之圖案化製程、電鍍銲錫材料製程、移除光阻、導電層製程等，故相較於習知技術之製法，本發明能大幅縮減製程步驟與時間，且亦大幅降低製作材料及成本。
再者，該導電凸塊因形成於該凹孔中而使該導電凸塊
之尺寸不會大於該導電穿孔端面之面積，故各該導電凸塊之間的間距可對應該導電穿孔間的間距作設計，因此，相較於習知技術受限於介電層開孔之結構，不僅使該導電穿孔可電性結合間距更小之外部件接點，且仍可避免回焊時相互橋接而短路之問題。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”、“底”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第3A至3F圖係為本發明之封裝結構3之製法的剖面示意圖。
如第3A圖所示，提供一中介板30，該中介板30具有相對之第一側30a及第二側30b’，且該第一側30a上具有
複數凹孔300，該些凹孔300並未貫穿該中介板30。
於本實施例中，該中介板30係為含矽之板體。
如第3B圖所示，形成一絕緣層310於該些凹孔300之孔壁與底部上，再以電鍍或沉積方式形成導電凸塊37於該些凹孔300之部分空間中(即該凹孔300之底部)。
於本實施例中，形成該絕緣層310之材質係為SiO2，且形成該導電凸塊37之材質係為銲錫材料。
如第3C圖所示，以電鍍或沉積方式形成導電柱311於該些凹孔300中之導電凸塊37上，令該絕緣層310與導電柱311作為導電穿孔(如TSV)31，且各該導電穿孔31具有相對之第一端31a與第二端31b，該第一端31a與該中介板30之第一側30a係為同側，而該導電穿孔31之第二端31b係接觸該導電凸塊37。
於本實施例中，該導電柱311係為銅柱。
如第3D圖所示，形成一線路重佈結構(RDL)32於該中介板30之第一側30a上，且該線路重佈結構32電性連接該些導電穿孔31之第一端31a(即該導電柱311)，並形成複數導電元件33於該線路重佈結構32上。
於本實施例中，該線路重佈結構32係具有至少一介電層320、形成於該介電層320上之線路層321、及形成於該介電層320中並電性連接該線路層321之複數導電盲孔322，且該導電元件33係結合最外層之線路層321’。
再者，該導電元件33之種類繁多，例如，金屬凸塊、金屬柱、針狀體、球體等，並無特別限制。
如第3E圖所示，進行薄化製程，移除該中介板30之第二側30b’之部分材質，以令各該導電凸塊37凸出該中介板30之第二側30b，以製成所需之矽中介板3a。
如第3E’圖所示，於該矽中介板3b之另一實施例中，該導電穿孔31之第二端31b(即該導電柱311)亦凸出該中介板30之第二側30b，俾供作為銅凸塊(bump)或銅柱(pillar)。以於後續回焊該導電凸塊37時，由銲錫材料製成之導電凸塊體積較少，係供作接著外部件之黏著層，由於該銅柱(即該導電柱311)不會於回焊製程中改變形狀，因而不會如單純銲錫材料般形成球狀，進而發生橋接而短路問題，故能使用於接腳更細、密之外部件產品。
如第3F圖所示，經回焊該導電凸塊37以結合複數外部件，且回焊該導電元件33以結合另一外部件。
於本實施例中，結合該導電凸塊37之外部件係為半導體元件8a(如晶片)及半導體封裝組8b(含晶片80b)，且電性連接該線路重佈結構32之外部件係為封裝基板9。
再者，於其它實施例中之封裝結構3’，如第3F’圖所示，結合該導電凸塊37之外部件亦可為封裝基板9，且電性連接該線路重佈結構32之外部件係為係為半導體元件8’或半導體封裝組(圖略)。
又，有關半導體元件8a,8’之態樣繁多，例如主動元件、被動元件等，故無特別限制。
另外，有關封裝基板9或半導體封裝組8b之態樣均繁多，例如打線式、覆晶式等，故無特別限制。
本發明之製法中，係藉由先於該凹孔300中形成導電凸塊37，故於薄化製程後即可顯露該導電凸塊37以進行回焊製程，而無須進行如習知技術之圖案化製程(即塗佈該介電層24、固化該介電層24、沉積該導電層25、塗佈該光阻26、曝光顯影等)、電鍍該銲錫材料27製程、移除該光阻26製程、蝕刻移除該導電層25製程等。因此，相較於習知技術之製法，本發明之製法大幅縮減製程步驟與時間，且亦大幅降低製作材料及成本。
再者，該導電凸塊37因形成於該凹孔300中而使該導電凸塊37之尺寸約等於該導電柱311端面之面積(亦即不會大於該導電穿孔31端面之面積)，故各該導電凸塊37之間的間距可對應該凹孔300(或該導電穿孔31)間的間距作設計(亦即可縮小該導電穿孔間的間距)，不僅使該導電穿孔31可電性結合間距更小之外部件接點(電極墊或銲墊)，且仍可避免回焊時相互橋接而短路之問題。
因此，該導電凸塊37係直接地接觸該些導電穿孔31之第二端31b(兩者之間無習知導電層25或其它金屬層)，而不受如習知技術之介電層24開孔240的限制，故能將該導電凸塊37之尺寸控制在不大於該導電穿孔31端面之面積，以達到上述之功效。
本發明復提供一種封裝結構3,3’，係包括：一中介板30、複數導電穿孔31、複數銲錫凸塊以及至少一外部件。
所述之中介板30係具有相對之第一側30a與第二側30b。於本實施例中，該中介板30係為含矽之板體，且該
第二側30b上無介電層。
所述之導電穿孔31係形成於該中介板30中並連通該第一側30a與第二側30b，且各該導電穿孔31具有相對之第一端31a與第二端31b，而該第一端31a與該中介板30之第一側30a係為同側。於本實施例中，該導電穿孔31係為導電矽穿孔(TSV)，且包含如銅柱之一導電柱311及形成於該導電柱311與該中介板30之間的絕緣層310。於其它實施例中，該導電穿孔31之第二端31b係可凸出該中介板30之第二側30b。
所述之銲錫凸塊即該導電凸塊37，其接觸該些導電穿孔31之第二端31b並凸出該中介板30之第二側30b。
所述之外部件係結合該些銲錫凸塊(即導電凸塊37)。於本實施例中，該外部件係為半導體元件8a,8’、半導體封裝組8b或封裝基板9。
所述之封裝結構3復包括一線路重佈結構32，係形成於該中介板30之第一側30a上且電性連接該些導電穿孔31之第一端31a。於本實施例中，該線路重佈結構32上係結合另一外部件，且該另一外部件係為半導體元件8a,8’、半導體封裝組8b或封裝基板9。
綜上所述，本發明之封裝結構及其製法，主要藉由先於該凹孔中形成導電凸塊，故於薄化製程後即可顯露該導電凸塊以進行回焊製程，因而能大幅縮減製程步驟與時間，且大幅降低製作材料及成本。
再者，該導電凸塊因形成於該凹孔中，故各該導電凸
塊之間的間距能對應該導電穿孔間的間距作設計，不僅使該導電穿孔可電性結合間距更小之外部件接點，且仍可避免回焊時相互橋接而短路之問題。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
1‧‧‧半導體封裝件
2,3a,3b‧‧‧矽中介板
20‧‧‧含矽基板
20a,30a‧‧‧第一側
20b,20b’,30b,30b’‧‧‧第二側
200,300‧‧‧凹孔
21‧‧‧導電矽穿孔
21a,31a‧‧‧第一端
21b,31b‧‧‧第二端
210,310‧‧‧絕緣層
211,311‧‧‧導電柱
22,32‧‧‧線路重佈結構
23,33‧‧‧導電元件
24,320‧‧‧介電層
240‧‧‧開孔
25‧‧‧導電層
26‧‧‧光阻
260‧‧‧開孔區
27‧‧‧銲錫材料
27’‧‧‧銲錫凸塊
3,3’‧‧‧封裝結構
30‧‧‧中介板
31‧‧‧導電穿孔
321,321’‧‧‧線路層
322‧‧‧導電盲孔
37‧‧‧導電凸塊
6‧‧‧承載件
60‧‧‧保護體
7‧‧‧封裝膠體
8‧‧‧半導體晶片
8a,8’‧‧‧半導體元件
8b‧‧‧半導體封裝組
80‧‧‧電極墊
80b‧‧‧晶片
9‧‧‧封裝基板
90‧‧‧銲墊
第1圖係為習知半導體封裝件之剖視示意圖；第2A至2G圖係為習知矽中介板之製法的剖面示意圖；以及第3A至3F圖係為本發明封裝結構之製法的剖面示意圖；其中，第3E’圖係為第3E圖之另一實施例，第3F’圖係為第3F圖之另一實施例。
3‧‧‧封裝結構
30‧‧‧中介板
30a‧‧‧第一側
30b‧‧‧第二側
31‧‧‧導電穿孔
31a‧‧‧第一端
31b‧‧‧第二端
32‧‧‧線路重佈結構
33‧‧‧導電元件
37‧‧‧導電凸塊
8a‧‧‧半導體元件
8b‧‧‧半導體封裝組
80b‧‧‧晶片
9‧‧‧封裝基板
Claims (23)
- 一種封裝結構，係包括：一中介板，係具有相對之第一側與第二側；複數導電穿孔，係形成於該中介板中並連通該第一側與第二側，且各該導電穿孔具有相對之第一端與第二端，而該第一端與該中介板之第一側係為同側；複數銲錫凸塊，係接觸該些導電穿孔之第二端並凸出該中介板之第二側；以及至少一外部件，係結合該些銲錫凸塊。
- 如申請專利範圍第1項所述之封裝結構，其中，該中介板係為含矽之板體。
- 如申請專利範圍第2項所述之封裝結構，其中，該導電穿孔係為導電矽穿孔。
- 如申請專利範圍第1項所述之封裝結構，其中，該導電穿孔係包含導電柱及形成於該導電柱與該中介板之間的絕緣層。
- 如申請專利範圍第4項所述之封裝結構，其中，該導電柱係為銅柱。
- 如申請專利範圍第1項所述之封裝結構，其中，該導電穿孔之第二端亦凸出該中介板之第二側。
- 如申請專利範圍第1項所述之封裝結構，其中，該外部件係為半導體元件、半導體封裝組或封裝基板。
- 如申請專利範圍第1項所述之封裝結構，復包括線路重佈結構，係形成於該中介板之第一側上且電性連接 該些導電穿孔。
- 如申請專利範圍第8項所述之封裝結構，其中，該線路重佈結構上係結合另一外部件。
- 如申請專利範圍第9項所述之封裝結構，其中，該另一外部件係為半導體元件、半導體封裝組或封裝基板。
- 一種封裝結構之製法，係包括：提供一中介板，該中介板具有相對之第一側及第二側，且該第一側上具有複數凹孔；形成導電凸塊於該些凹孔之部分空間中；形成導電穿孔於該些凹孔中之導電凸塊上，且各該導電穿孔具有相對之第一端與第二端，該第一端與該中介板之第一側係為同側，而該第二端係接觸該導電凸塊；移除該中介板之第二側之部分材質，以令各該導電凸塊凸出該中介板之第二側；以及結合至少一外部件於該些導電凸塊上。
- 如申請專利範圍第11項所述之封裝結構之製法，其中，該中介板係為含矽之板體。
- 如申請專利範圍第12項所述之封裝結構之製法，其中，該導電穿孔係為導電矽穿孔。
- 如申請專利範圍第11項所述之封裝結構之製法，其中，形成該導電凸塊之材質係為銲錫材料。
- 如申請專利範圍第11項所述之封裝結構之製法，其中，該導電凸塊係以電鍍或沉積方式形成。
- 如申請專利範圍第11項所述之封裝結構之製法，其中，該導電穿孔係包含導電柱及形成於該導電柱與該中介板之間的絕緣層。
- 如申請專利範圍第16項所述之封裝結構之製法，其中，該導電柱係為銅柱。
- 如申請專利範圍第16項所述之封裝結構之製法，其中，該導電柱係以電鍍或沉積方式形成。
- 如申請專利範圍第11項所述之封裝結構之製法，其中，於移除該中介板之第二側之部分材質後，該導電穿孔之第二端亦凸出該中介板之第二側。
- 如申請專利範圍第11項所述之封裝結構之製法，其中，該外部件係為半導體元件、半導體封裝組或封裝基板。
- 如申請專利範圍第11項所述之封裝結構之製法，復包括形成線路重佈結構於該中介板之第一側上，且該線路重佈結構電性連接該些導電穿孔。
- 如申請專利範圍第21項所述之封裝結構之製法，復包括結合另一外部件於該線路重佈結構上。
- 如申請專利範圍第22項所述之封裝結構之製法，其中，該另一外部件係為半導體元件、半導體封裝組或封裝基板。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW101140058A TWI544599B (zh) | 2012-10-30 | 2012-10-30 | 封裝結構之製法 |
| CN201210441350.2A CN103794569B (zh) | 2012-10-30 | 2012-11-07 | 封装结构及其制法 |
| US13/949,557 US20140117538A1 (en) | 2012-10-30 | 2013-07-24 | Package structure and fabrication method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW101140058A TWI544599B (zh) | 2012-10-30 | 2012-10-30 | 封裝結構之製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201417235A true TW201417235A (zh) | 2014-05-01 |
| TWI544599B TWI544599B (zh) | 2016-08-01 |
Family
ID=50546285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW101140058A TWI544599B (zh) | 2012-10-30 | 2012-10-30 | 封裝結構之製法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20140117538A1 (zh) |
| CN (1) | CN103794569B (zh) |
| TW (1) | TWI544599B (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI548050B (zh) * | 2014-11-03 | 2016-09-01 | 矽品精密工業股份有限公司 | 封裝結構及其製法與封裝基板 |
| US9510462B2 (en) | 2014-09-01 | 2016-11-29 | Quanta Computer Inc. | Method for fabricating circuit board structure |
| TWI566354B (zh) * | 2014-08-13 | 2017-01-11 | 矽品精密工業股份有限公司 | 中介板及其製法 |
| TWI587412B (zh) * | 2014-05-08 | 2017-06-11 | 矽品精密工業股份有限公司 | 封裝結構及其製法 |
| US9922845B1 (en) | 2016-11-03 | 2018-03-20 | Micron Technology, Inc. | Semiconductor package and fabrication method thereof |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8809996B2 (en) * | 2012-06-29 | 2014-08-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package with passive devices and method of forming the same |
| US20150228594A1 (en) * | 2014-02-13 | 2015-08-13 | Qualcomm Incorporated | Via under the interconnect structures for semiconductor devices |
| US9318452B2 (en) | 2014-03-21 | 2016-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor packages and methods of forming the same |
| TWI543283B (zh) * | 2014-07-18 | 2016-07-21 | 矽品精密工業股份有限公司 | 中介基板之製法 |
| TWI559829B (zh) | 2014-10-22 | 2016-11-21 | 矽品精密工業股份有限公司 | 封裝結構及其製法 |
| TWI587458B (zh) * | 2015-03-17 | 2017-06-11 | 矽品精密工業股份有限公司 | 電子封裝件及其製法與基板結構 |
| TWI605557B (zh) * | 2015-12-31 | 2017-11-11 | 矽品精密工業股份有限公司 | 電子封裝件及其製法與基板結構 |
| KR102522322B1 (ko) * | 2016-03-24 | 2023-04-19 | 삼성전자주식회사 | 반도체 패키지 |
| US10535644B1 (en) * | 2018-06-29 | 2020-01-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Manufacturing method of package on package structure |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001102479A (ja) * | 1999-09-27 | 2001-04-13 | Toshiba Corp | 半導体集積回路装置およびその製造方法 |
| JP3990962B2 (ja) * | 2002-09-17 | 2007-10-17 | 新光電気工業株式会社 | 配線基板の製造方法 |
| US7049170B2 (en) * | 2003-12-17 | 2006-05-23 | Tru-Si Technologies, Inc. | Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities |
| JP4813035B2 (ja) * | 2004-10-01 | 2011-11-09 | 新光電気工業株式会社 | 貫通電極付基板の製造方法 |
| US7462784B2 (en) * | 2006-05-02 | 2008-12-09 | Ibiden Co., Ltd. | Heat resistant substrate incorporated circuit wiring board |
| US20080131996A1 (en) * | 2006-12-05 | 2008-06-05 | Gene Wu | Reverse build-up process for fine bump pitch approach |
| US8067308B2 (en) * | 2009-06-08 | 2011-11-29 | Stats Chippac, Ltd. | Semiconductor device and method of forming an interconnect structure with TSV using encapsulant for structural support |
| TWI406380B (zh) * | 2009-09-23 | 2013-08-21 | Advanced Semiconductor Eng | 具有穿導孔之半導體元件及其製造方法及具有穿導孔之半導體元件之封裝結構 |
| US8455995B2 (en) * | 2010-04-16 | 2013-06-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | TSVs with different sizes in interposers for bonding dies |
| US8674513B2 (en) * | 2010-05-13 | 2014-03-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structures for substrate |
-
2012
- 2012-10-30 TW TW101140058A patent/TWI544599B/zh active
- 2012-11-07 CN CN201210441350.2A patent/CN103794569B/zh active Active
-
2013
- 2013-07-24 US US13/949,557 patent/US20140117538A1/en not_active Abandoned
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI587412B (zh) * | 2014-05-08 | 2017-06-11 | 矽品精密工業股份有限公司 | 封裝結構及其製法 |
| TWI566354B (zh) * | 2014-08-13 | 2017-01-11 | 矽品精密工業股份有限公司 | 中介板及其製法 |
| US9510462B2 (en) | 2014-09-01 | 2016-11-29 | Quanta Computer Inc. | Method for fabricating circuit board structure |
| TWI548050B (zh) * | 2014-11-03 | 2016-09-01 | 矽品精密工業股份有限公司 | 封裝結構及其製法與封裝基板 |
| US9922845B1 (en) | 2016-11-03 | 2018-03-20 | Micron Technology, Inc. | Semiconductor package and fabrication method thereof |
| TWI628762B (zh) * | 2016-11-03 | 2018-07-01 | 美光科技公司 | 半導體封裝及其製作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI544599B (zh) | 2016-08-01 |
| US20140117538A1 (en) | 2014-05-01 |
| CN103794569A (zh) | 2014-05-14 |
| CN103794569B (zh) | 2017-08-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI544599B (zh) | 封裝結構之製法 | |
| TWI587412B (zh) | 封裝結構及其製法 | |
| TWI496270B (zh) | 半導體封裝件及其製法 | |
| TWI570842B (zh) | 電子封裝件及其製法 | |
| TWI418003B (zh) | 嵌埋電子元件之封裝結構及其製法 | |
| TWI698966B (zh) | 電子封裝件及其製法 | |
| TWI614848B (zh) | 電子封裝結構及其製法 | |
| TWI649839B (zh) | 電子封裝件及其基板構造 | |
| TW201926588A (zh) | 電子封裝件及其製法 | |
| TW201911508A (zh) | 電子封裝件 | |
| TW201640590A (zh) | 電子封裝件及其製法 | |
| TWI574333B (zh) | 電子封裝件及其製法 | |
| TWI550814B (zh) | 承載體、封裝基板、電子封裝件及其製法 | |
| TW201707174A (zh) | 電子封裝件及其製法 | |
| TWI544593B (zh) | 半導體裝置及其製法 | |
| TWI651819B (zh) | 基板結構及其製法 | |
| TWI455271B (zh) | 半導體元件結構及其製法 | |
| TWI638411B (zh) | 電子封裝件之製法 | |
| TWI765778B (zh) | 電子封裝件及其製法 | |
| TWI787805B (zh) | 電子模組及其製法與電子封裝件 | |
| TW202224122A (zh) | 電子封裝件及其製法 | |
| TW201739024A (zh) | 基板結構 | |
| TWM521807U (zh) | 封裝結構及其中介板 | |
| TWI807363B (zh) | 半導體封裝件之製法 | |
| TWI814524B (zh) | 電子封裝件及其製法與電子結構及其製法 |