TW201415629A - 半導體裝置及其製造方法 - Google Patents

Abstract

本發明揭露一種半導體裝置，包括具有第一導電型的半導體基板及設置於其上且具有第一導電型的磊晶層。複數第一與第二溝槽交替排置於磊晶層內。具有第一導電型的第一及第二摻雜區形成於磊晶層內及每一第一溝槽周圍。具有第二導電型的第三摻雜區，形成於磊晶層內及每一第二溝槽周圍。第一摻雜區內的第一摻雜物的擴散係數大於第二摻雜區內的第二摻雜物的擴散係數。本發明亦揭露一種半導體裝置的製造方法。

Description

半導體裝置及其製造方法

本發明係有關於半導體裝置，特別是有關於一種具有超接面結構的半導體裝置及其製造方法。

習知的垂直擴散金屬氧化物半導體場效電晶體(vertical diffusion metal-oxide-semiconductor field effect transistor，VDMOSFET)具有由N型摻雜漂移區及上方的P型摻雜基底區所構成的一P-N接面結構。P-N接面結構主要用以耐受施加於習知的垂直擴散金屬氧化物半導體場效電晶體的電壓。改善垂直擴散金屬氧化物半導體場效電晶體的耐電壓，需要降低N型摻雜漂移區的摻雜濃度及增加N型摻雜漂移區的厚度。改善P-N接面結構的耐電壓導致習知的垂直擴散金屬氧化物半導體場效電晶體的導通電阻(on-resistance，Ron)上升。也就是說，習知的垂直擴散金屬氧化物半導體場效電晶體的導通電阻受限於N型摻雜漂移區的摻雜濃度及厚度。為了改善N型摻雜漂移區的摻雜濃度而發展出具有超接面結構的垂直擴散金屬氧化物半導體場效電晶體，因而改善垂直擴散金屬氧化物半導體場效電晶體的導通電阻。

通常透過多重磊晶技術(COOlMOS^TM)製造出習知的超接面結構。多重磊晶技術需要進行多次循環製程，包括磊晶成長製程、P型摻雜物離子佈植製程及熱擴散製程。因此，多重磊晶技術具有製程步驟多及製造成本高的缺點。 此外，亦難以縮小垂直擴散金屬氧化物半導體場效電晶體的尺寸。

因此，有必要尋求一種新的具有超接面結構的半導體裝置的製造方法，其能夠減輕或排除上述的問題。

本發明係提供一種半導體裝置的製造方法，包括提供具有第一導電型的一半導體基板。在半導體基板上形成具有第一導電型的磊晶層。在磊晶層內形成複數第一溝槽。在磊晶層內形成具有第一導電型的第一摻雜區，且圍繞每一第一溝槽。在每一第一摻雜區內形成具有第一導電型的第二摻雜區，且鄰近每一第一溝槽。以第一絕緣材料填充每一第一溝槽。在磊晶層內形成與第一溝槽交替排置的複數第二溝槽。在磊晶層內形成具有第二導電型的第三摻雜區，且圍繞每一第二溝槽。以第二絕緣材料填充每一第二溝槽。其中每一第一摻雜區包括第一摻雜物及每一第二摻雜區包括第二摻雜物，且第一摻雜物的擴散係數大於第二摻雜物的擴散係數。

本發明係提供一種半導體裝置，包括具有第一導電型的半導體基板。具有第一導電型的磊晶層，設置於半導體基板上。填入第一絕緣材料的複數第一溝槽，設置於磊晶層內。具有第一導電型的第一摻雜區，設置於磊晶層內及圍繞每一第一溝槽。具有第一導電型的第二摻雜區，設置於每一第一摻雜區內及相鄰於每一第一溝槽。填入充第二絕緣材料的複數第二溝槽，與第一溝槽交替排置於磊晶層 內。具有第二導電型的第三摻雜區，設置於磊晶層內及圍繞每一第二溝槽。其中每一第一摻雜區包括第一摻雜物及每一第二摻雜區包括第二摻雜物，且第一摻雜物的擴散係數大於第二摻雜物的擴散係數。

以下說明本發明實施例之製作。此說明之目的在於提供本發明的總體概念而並非用以侷限本發明的範圍。本發明之保護範圍當視後附之申請專利範圍所界定者為準。在圖式及內文中，相同或相似的部件係使用相同或相似的標號。

本發明不限於特定實施例與圖式所述的內容，而僅限於申請專利範圍所界定者。圖式僅作為說明而並未用以限定本發明。在圖式中，為了說明目的，擴大某些元件的尺寸而並未依照比例繪示，其相對的尺寸未對應於本發明的實際尺寸。

第7圖係繪示出根據本發明實施例之半導體裝置500的剖面示意圖。半導體裝置500可包括具有超接面結構的金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field effect transistor，MOSFET)，例如超接面垂直擴散金屬氧化物半導體場效電晶體(super junction VDMOSFET)。半導體裝置500可包括具有第一導電型的半導體基板200及形成於其上且具有第一導電型的磊晶層202。在本實施例中，第一導電型可為P型或N型。再者，半導體基板200的摻雜濃度大於磊晶層202的摻雜濃度。例如第一導電型 為N型，則半導體基板200可為N型重摻雜(N+)半導體基板200，而磊晶層202可為N型輕摻雜(N-)磊晶層202。磊晶層202可包括主動區300及其周圍的終端區302。主動區300用以設置半導體裝置於其上/中，而終端區302作為在半導體裝置之間的隔離特徵部件。

磊晶層202的主動區300可包括複數第一溝槽204及與其交替排置於其中的複數第二溝槽218，使得每一第二溝槽218相鄰於第一溝槽204中的至少一者或每一第一溝槽204相鄰於第二溝槽218中的至少一者。為了簡化圖式，此處僅繪示出一個第二溝槽218及與其相鄰的兩個第一溝槽204。第一溝槽204可延伸穿過磊晶層202而進入半導體基板200，使得第一溝槽204的下表面205可位於半導體基板200內。同樣地，第二溝槽218可延伸穿過磊晶層202而進入半導體基板200，使得第二溝槽218的下表面209可位於半導體基板200內。第一溝槽204及第二溝槽218延伸進入半導體基板200的好處在於，當摻雜第一溝槽204及第二溝槽218的內表面(即，側壁及底部)時，可降低離子反衝效應(ion recoil effect)。對於超接面垂直擴散金屬氧化物半導體場效電晶體而言，在摻雜溝槽時降低離子反衝效應，可有助於降低導通電阻及增加崩潰電壓(breakdown voltage，VB)。

第一絕緣襯層206可順應性地形成於第一溝槽204的內表面(側壁207及下表面205)上。在一實施例中，第一絕緣襯層206可為氧化線層，可用以釋放磊晶層202的應力。此外，第一絕緣襯層206可作為預離子佈植氧化層，用於 後續的離子佈植製程，以降低通道效應。

第一絕緣材料212填充於每一第一溝槽204內。第一絕緣材料212的上表面213可大致上對準於磊晶層202的上表面203。在一實施例中，第一絕緣材料212可包括氧化物或非摻雜多晶矽。

具有第一導電型(例如N型)的第一摻雜區210形成於磊晶層202內及圍繞每一第一溝槽204，其中第一摻雜區210可包括一第一摻雜物。具有第一導電型(例如N型)的第二摻雜區310形成於第一摻雜區210內，且相鄰於每一第一溝槽204，使得第二摻雜區310圍繞對應的第一溝槽204，其中第二摻雜區310可包括一第二摻雜物。第一摻雜物的擴散係數大於第二摻雜物的擴散係數。例如，第一摻雜物為磷且第二摻雜物為砷。第一摻雜區210的摻雜濃度可大於磊晶層202及小於半導體基板200的摻雜濃度。

第一摻雜區210的深度(例如磊晶層202的上表面203與第一摻雜區210的下表面209之間的距離)可大致上大於第二摻雜區310的深度(例如磊晶層202的上表面203與第二摻雜區310的下表面211之間的距離)，且第二摻雜區310的深度可大致上大於第一溝槽204的深度(例如磊晶層202的上表面203與第一溝槽204的下表面205之間的距離)。因此，第二摻雜區310的下表面211可位於第一摻雜區210內，且第一溝槽204的下表面205可位於第一摻雜區210及第二摻雜區310內。

同樣地，第二絕緣襯層220可順應性地形成於第二溝槽218的內表面(側壁221及下表面219)上。在一實施例 中，第二絕緣襯層220可為氧化線層，以釋放磊晶層202的應力。此外，第二絕緣襯層220可作為預離子佈植氧化層，用於後續的離子佈植製程，以降低通道效應。

第二絕緣材料230設置於第二溝槽218內。第二絕緣材料230的上表面可大致上對準於磊晶層202的上表面203。在一實施例中，第二絕緣材料230可包括氧化物或非摻雜多晶矽。

具有相對於第一導電型的第二導電型的第三摻雜區222，形成於磊晶層202內且圍繞第二溝槽218。例如，第二導電型可為P型，且第三摻雜區222可為P型摻雜區。第三摻雜區222可包括一第三摻雜物(例如硼、銦、氟化硼(BF2)或其組合)。此外，第三摻雜區222的摻雜濃度可大於磊晶層202且小於半導體基板200的摻雜濃度。

第三摻雜區222的深度(例如磊晶層202的上表面203與第三摻雜區222的下表面229之間的距離)可大致上大於第二溝槽218的深度(例如磊晶層202的上表面203與第二溝槽218的下表面219之間的距離)。因此，第二溝槽218的下表面219可位於第三摻雜區222內。

可透過第一摻雜區210、第二摻雜區310及第三摻雜區222形成超接面結構250，其中每一第一摻雜區210相鄰於第三摻雜區222中的至少一者。

複數閘極結構228可對應地設置於複數第一溝槽204上。每一閘極結構228可包括閘極氧化層224及上方的閘極層226。在一實施例中，每一閘極結構228分別覆蓋複數第一溝槽204的其中之一及相鄰於被覆蓋的第一溝槽 204的磊晶層202的一部分。此外，透過閘極結構228暴露出第二溝槽218。在一實施例中，閘極氧化層224可包括氧化物、氮化物、氮氧化物、碳氧化物或其組合。在一實施例中，閘極層226可為多晶矽層。

具有第二導電型的一對井區232形成於位於第二溝槽218兩側的磊晶層202的主動區300內，使得該對井區232位於相鄰的兩閘極結構228之間。再者，該對井區232位於第三摻雜區222上方。

具有第一導電型的一對源極區234(例如一對N型重摻雜區)對應地形成於該對井區232內。該對源極區234分別相鄰於對應的閘極結構228的一側。此外，第一摻雜區210及第三摻雜區222之間的界面位置可根據半導體裝置特性的需要作改變。此外，N型半導體基板200可作為垂直擴散金屬氧化物半導體場效電晶體的汲極。

具有接觸孔洞238的內層介電(interlayer dielectric，ILD)層236可形成於磊晶層202上且覆蓋閘極結構228。值得注意的是接觸孔洞238的數量可為一個或多個，其取決於半導體裝置的設計。如第7圖所示，從接觸孔洞238暴露出每一源極區234的一部分及與其相鄰的每一井區232的一部分。一對接點摻雜區240可對應地形成於該對井區232內。該對接點(pick-up)摻雜區240可具有第二導電型，且每一接點摻雜區240相鄰於對應的源極區234。一導電層可形成於內層介電層236上且填充於接觸孔洞238內，以形成一接觸插塞242。接觸插塞242可作為半導體裝置500的源極電極。

第1至7圖係繪示出根據本發明實施例之半導體裝置的製造方法的剖面示意圖。如第1圖所示，提供具有第一導電型的半導體基板200。接著，透過磊晶成長製程，在半導體基板200上形成具有第一導電型的磊晶層202。在本實施例中，第一導電型可為P型或N型。再者，半導體基板200的摻雜濃度可大於磊晶層202的摻雜濃度。例如，半導體基板200可為N型重摻雜(N+)半導體基板200，而磊晶層202可為N型輕摻雜(N-)磊晶層202。如第1圖所示，磊晶層202可包括主動區300及其周圍的終端區302。

請參照第2圖，其繪示出第一溝槽204的製作。透過低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)製程，在磊晶層202上形成一硬式罩幕層(未繪示)。接著，進行微影及蝕刻製程，以形成覆蓋磊晶層202的主動區300的罩幕圖案(未繪示)，用以定義出複數第一溝槽。接著，對未被罩幕圖案覆蓋的磊晶層202進行蝕刻製程，以形成對應主動區300的複數第一溝槽204。在一實施例中，第一溝槽204可延伸穿過磊晶層202而進入半導體基板200，使得第一溝槽204的下表面205可位於半導體基板200內。

接著，在去除罩幕圖案後，進行一製程(例如熱氧化物成長法)，將第一絕緣襯層206順應性地形成於每一第一溝槽204的側壁207及下表面205上。

請參照第3圖，從每一第一溝槽204的相對的兩側壁207進行一摻雜製程208(例如傾斜離子佈植製程)，以摻雜磊晶層202。其中先對磊晶層202摻雜具有相對高擴散係 數的第一摻雜物，以於其中及每一第一溝槽204周圍形成第一摻雜區210。之後，透過具有相對低擴散係數的第二摻雜物繼續進行摻雜製程208，以於每一第一摻雜區210內形成第二摻雜區310，且相鄰於每一第一溝槽204。其中第一摻雜物及第二摻雜物具有第一導電型(例如N型)。形成第一摻雜區210及第二摻雜區310的摻雜製程208可為相似或不同的製程。在一實施例中，形成第一摻雜區210及第二摻雜區310的摻雜製程208具有不同的參數(包括摻雜角度、能量、劑量、溫度或其組合)。「擴散係數」在此處係指磊晶層202或半導體基板200內的第一摻雜物或第二摻雜物的擴散性。在一實施例中，第一摻雜物可包括磷，且第二摻雜物可包括砷，但不限定於此。

需注意的是在摻雜製程208中，相較於具有相對低擴散係數的第二摻雜物，具有相對高擴散係數的第一摻雜物可從每一第一溝槽204的內表面更深入磊晶層202。如第3圖所示，形成於磊晶層202內及圍繞每一第一溝槽204的每一第一摻雜區210可包括第一摻雜物，而形成於第一摻雜區210內且相鄰於每一第一溝槽204的每一第二摻雜區310可圍繞對應的第一溝槽204且可包括第二摻雜物。每一第一摻雜區210的摻雜濃度大於磊晶層202且小於半導體基板200的摻雜濃度。

第一摻雜區210的深度(例如磊晶層202的上表面203與第一摻雜區210的下表面209之間的距離)可大致上大於第二摻雜區310的深度(例如磊晶層202的上表面203與第二摻雜區310的下表面211之間的距離)，且第二摻雜區310 的深度可大致上大於第一溝槽204的深度(例如磊晶層202的上表面203與第一溝槽204的下表面205之間的距離)。因此，第二摻雜區310的下表面211可位於第一摻雜區210內，且第一溝槽204的下表面205可位於第一摻雜區210及第二摻雜區310內。

在一實施例中，摻雜製程208的傾斜角度θ1主要取決於第一溝槽204的寬度及深度。例如，摻雜製程208的傾斜角度θ1可為1°至10°的範圍。在一實施例中，在進行摻雜製程208後，可在第一摻雜區210及第二摻雜區310內進行一擴散製程(例如快速熱退火(rapid thermal annealing，RTA)製程)，以活化其中的摻雜物。擴散製程的製程溫度可為800℃至1500℃的範圍，使得第一摻雜物可均勻地分佈於第一摻雜區210及第二摻雜物可均勻地分佈於第二摻雜區310。

請參照第4圖，透過沉積製程(例如低壓化學氣相沉積製程)或塗佈製程(例如旋轉塗佈玻璃(spin-on glass，SOG)法)，將第一絕緣材料212形成於磊晶層202上且填充每一第一溝槽204。接著，進行平坦化製程(例如化學機械研磨(chemical mechanical polishing，CMP)製程)，以去除磊晶層202的上表面203上多餘的第一絕緣材料212，使得第一絕緣材料212的上表面213大致上對準於磊晶層202的上表面203。

請再參照第4圖，其繪示出第二溝槽218的製作。同樣地，在磊晶層202上形成一硬式罩幕層(未繪示)。接著，進行微影及蝕刻製程，以形成覆蓋磊晶層202的主動區300 的罩幕圖案(未繪示)，用以定義出複數第二溝槽。接著，對未被罩幕圖案覆蓋的磊晶層202進行蝕刻製程，以於其中形成與複數第一溝槽204交替排置的複數第二溝槽218，使得每一第二溝槽218相鄰於至少一第一溝槽204或每一第一溝槽204相鄰於至少一第二溝槽218。再者，複數第二溝槽218可延伸穿過磊晶層202而進入半導體基板200，使得第二溝槽218的下表面219可位於半導體基板200內。延伸進入半導體基板200的第一溝槽204及第二溝槽218可防止半導體裝置發生初期崩潰(earlier breakdown)。為了簡化圖式，此處僅繪示出位於相鄰的兩個第一溝槽204之間的一個第二溝槽218。

在一實施例中，每一第一溝槽204具有相同於每一第二溝槽218的寬度及深度。另外，第二溝槽218的寬度及深度可分別根據半導體裝置特性的需要作改變。

接著，在去除罩幕圖案後，進行一製程(例如熱氧化物成長法)，將第二絕緣襯層220順應性地形成於第二溝槽218的側壁221及下表面219。

請參照第5圖，從每一第二溝槽218的相對的兩側壁221進行一摻雜製程216(例如傾斜離子佈植製程)，對磊晶層202摻雜具有相對於第一導電型的第二導電型的第三摻雜物，以形成第三摻雜區222。如第5圖所示，第三摻雜區222大致上圍繞第二溝槽218。第三摻雜區222的深度(例如磊晶層202的上表面203與第三摻雜區222的下表面213之間的距離)可大致上大於第二溝槽218的深度(例如磊晶層202的上表面203與第二溝槽218的下表面219之間的 距離)。因此，第二溝槽218的下表面219可位於第三摻雜區222內。

同樣地，摻雜製程216的傾斜角度θ2主要取決於第二溝槽218的寬度及深度。例如，摻雜製程216的傾斜角度θ2可為1°至10°的範圍。在一實施例中，在進行摻雜製程216後，可在第三摻雜區222內進行一擴散製程(例如快速熱退火製程)，以活化其中的摻雜物。擴散製程的製程溫度可為800℃至1500℃的範圍，使得第三摻雜物可均勻地分佈於第三摻雜區222內。

在一實施例中，第三摻雜物可包括硼、氟化硼(BF2)、銦或其組合。此外，第三摻雜區222的摻雜濃度可大於磊晶層202且小於半導體基板200的摻雜濃度。需注意的是可改變第三摻雜物的劑量，以配合第一摻雜物及第二摻雜物的總劑量，因而可達到在第一溝槽204及第二溝槽218之間的磊晶層202及半導體基板200內的電荷平衡。

請參照第6圖，透過相似或相同於填充每一第一溝槽204的製程，將第二絕緣材料230填充於每一第二溝槽218。接著，進行平坦化製程(例如化學機械研磨製程)，以去除磊晶層202的上表面203上多餘的第二絕緣材料230。此外，在進行平坦化製程後，第二絕緣材料230的上表面大致上對準於磊晶層202的上表面203。在進行上述製程後，便形成包括第一摻雜區210、第二摻雜區310及第三摻雜區222的超接面結構250，其中每一第一摻雜區210或第二摻雜區310相鄰於第三摻雜區222中的至少一者。

複數閘極結構228對應地形成於複數第一溝槽204 上。每一閘極結構228可包括閘極氧化層224及上方的閘極層226。在一實施例中，可透過熱氧化製程或其他習知的沉積製程(例如化學氣相沉積製程或原子層沉積製程(atomic layer deposition，ALD))形成閘極氧化層224。再者，可透過習知的沉積製程(例如物理氣相沉積製程(physical vapor deposition，PVD)、化學氣相沉積製程、原子層沉積製程、濺鍍製程或塗佈製程)形成閘極層226。在一實施例中，每一閘極結構228分別覆蓋一第一溝槽204及相鄰於被覆蓋的第一溝槽204的磊晶層202的一部分，使得透過閘極結構228暴露出第二溝槽218。

接著，以閘極結構228作為罩幕層，在磊晶層202內進行摻雜製程(例如離子佈植製程)，以於位於每一第二溝槽218兩側上的磊晶層202的主動區300內形成具有第二導電型的一對井區232，使得該對井區232分別位於相鄰的兩閘極結構228之間。再者，該對井區232位於第三摻雜區222上方。

接著，以閘極結構228作為罩幕層，進行額外的摻雜製程(例如離子佈植製程)，以於該對井區232內對應地形成具有第一導電型的一對源極區234(例如一對N型重摻雜區)。該對源極區234分別相鄰於對應的閘極結構228的一側。此外，第一摻雜區210及第三摻雜區222之間的界面位置可根據半導體裝置特性的需要作改變。

在一部分的磊晶層202內進行摻雜製程，以於其形成具有第二導電型的一對接點摻雜區240中。如第6圖所示，該對接點摻雜區240形成於該對井區232內，且每一接點 摻雜區240相鄰於對應的源極區234。

請參照第7圖，其中內層介電層236可形成於磊晶層202上，且覆蓋複數閘極結構228，例如透過化學氣相沉積製程。接著，在內層介電層236上形成圖案化光阻層(未繪示)，以定義接觸孔洞。接著，進行非等向性蝕刻製程，以去除內層介電層236的一部分，然後在每一第二溝槽218上方形成一接觸孔洞238。

接著，透過沉積製程(例如濺鍍製程)，將一導電層形成於內層介電層236上且填充每一接觸孔洞238，以在每一接觸孔洞238內形成一接觸插塞242。在進行上述製程後，便形成具有超接面結構250(例如垂直擴散金屬氧化物半導體場效電晶體)的半導體裝置500。半導體裝置500的製作方法中，係以N型垂直擴散金屬氧化物半導體場效電晶體作為本實施例。另外，也可交換上述的第一及第二導電型，以製作P型垂直擴散金屬氧化物半導體場效電晶體。

與習知技術相比，透過控制N型摻雜區及P型摻雜區的摻雜濃度，超接面結構250可達到改善電荷平衡的效果。N型磊晶層的摻雜濃度可根據半導體裝置的設計作改變。此外，超接面結構250的製造方法中不需要額外的磊晶成長製程，因此，可降低製造成本。與習知技術相比，以超接面結構250製造出的半導體裝置可具有較小的尺寸。

在上述實施例中，透過形成含摻雜物且具有不同擴散係數的第一摻雜區210及第二摻雜區310及以退火製程(例如快速熱退火製程)活化摻雜物，可降低導通電阻(Ron)， 且增加崩潰電壓(VB)。此外，透過以第一摻雜物摻雜磊晶層202(如第1至7圖所述的方法)而形成的第一摻雜區210，可改善磊晶層202內的電荷平衡，其可增加崩潰電壓(VB)。再者，由於透過以第二摻雜物摻雜磊晶層202(如第1至7圖所述的方法)而形成第二摻雜區310，使得第二摻雜區310具有較小的導通電阻(Ron)，因此可有助於導引電流流過半導體裝置500。例如，請參照第7圖，第二摻雜區310可有助於導引從接觸插塞242流向源極區234及井區232的電流(未繪示)，大致上沿著磊晶層202及半導體基板200內的第一溝槽204的側壁流動而流過磊晶層202及半導體基板200。因此，可驅使更多電流流過半導體裝置500，以產生高飽和電流。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，當可作各種潤飾與等效更動。因此，依本發明申請專利範圍及發明說明內容所作之等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。

200‧‧‧半導體基板

202‧‧‧磊晶層

203、213‧‧‧上表面

204‧‧‧第一溝槽

205、209、211、219、229‧‧‧下表面

206‧‧‧第一絕緣襯層

207、221‧‧‧側壁

208、216‧‧‧摻雜製程

210‧‧‧第一摻雜區

212‧‧‧第一絕緣材料

218‧‧‧第二溝槽

220‧‧‧第二絕緣襯層

222‧‧‧第三摻雜區

224‧‧‧閘極氧化層

226‧‧‧閘極層

228‧‧‧閘極結構

230‧‧‧第二絕緣材料

232‧‧‧井區

234‧‧‧源極區

236‧‧‧內層介電層

238‧‧‧接觸孔洞

240‧‧‧接點摻雜區

242‧‧‧接觸插塞

250‧‧‧超接面結構

300‧‧‧主動區

302‧‧‧終端區

310‧‧‧第二摻雜區

500‧‧‧半導體裝置

θ1、θ2‧‧‧傾斜角度

第1至7圖係繪示出根據本發明實施例之半導體裝置的製造方法的剖面示意圖。

200‧‧‧半導體基板

202‧‧‧磊晶層

204‧‧‧第一溝槽

205、209、211、219、229‧‧‧下表面

206‧‧‧第一絕緣襯層

221‧‧‧側壁

210‧‧‧第一摻雜區

212‧‧‧第一絕緣材料

218‧‧‧第二溝槽

220‧‧‧第二絕緣襯層

222‧‧‧第三摻雜區

224‧‧‧閘極氧化層

226‧‧‧閘極層

228‧‧‧閘極結構

232‧‧‧井區

234‧‧‧源極區

236‧‧‧內層介電層

238‧‧‧接觸孔洞

240‧‧‧接點摻雜區

242‧‧‧接觸插塞

250‧‧‧超接面結構

300‧‧‧主動區

302‧‧‧終端區

310‧‧‧第二摻雜區

500‧‧‧半導體裝置

Claims (17)

1. 一種半導體裝置的製造方法，包括：提供具有一第一導電型的一半導體基板；在該半導體基板上形成具有該第一導電型的一磊晶層；在該磊晶層內形成複數第一溝槽；在該磊晶層內形成具有該第一導電型的一第一摻雜區，且圍繞每一第一溝槽；在每一第一摻雜區內形成具有該第一導電型的一第二摻雜區，且鄰近每一第一溝槽；以一第一絕緣材料填充每一第一溝槽；在該磊晶層內形成與該等第一溝槽交替排置的複數第二溝槽；在該磊晶層內形成具有一第二導電型的一第三摻雜區，且圍繞每一第二溝槽；以及以一第二絕緣材料填充每一第二溝槽；其中每一第一摻雜區包括一第一摻雜物及每一第二摻雜區包括一第二摻雜物，且該第一摻雜物的擴散係數大於該第二摻雜物的擴散係數。
2. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第一導電型為N型且該第二導電型為P型，或該第一導電型為P型且該第二導電型為N型。
3. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該半導體基板的摻雜濃度大於該磊晶層的摻雜濃度。
4. 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括：在每一第一摻雜區內進行一第一擴散製程；以及在每一第三摻雜區內進行一第二擴散製程。
5. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該等第一溝槽及該等第二溝槽的下表面位於該半導體基板內。
6. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中每一第一絕緣材料及每一第二絕緣材料包括氧化物或非摻雜多晶矽。
7. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中每一第一摻雜區相鄰於該等第三摻雜區中至少一者。
8. 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括：在該等第一溝槽上對應地形成複數閘極結構，其中每一閘極結構包括一閘極氧化層及上方的一閘極層；在該磊晶層內的每一第二溝槽的兩側上形成具有該第二導電型的一對井區；以及在該對井區內對應地形成具有該第一導電型的一對源極區。
9. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第一摻雜物為磷且該第二摻雜物為砷。
10. 一種半導體裝置，包括：一半導體基板，具有一第一導電型； 一磊晶層，具有該第一導電型，設置於該半導體基板上；複數第一溝槽，填入一第一絕緣材料，設置於該磊晶層內；一第一摻雜區，具有該第一導電型，設置於該磊晶層內及圍繞每一第一溝槽；一第二摻雜區，具有該第一導電型，設置於每一第一摻雜區內及相鄰於每一第一溝槽；複數第二溝槽，填入一第二絕緣材料，與該等第一溝槽交替排置於該磊晶層內；以及一第三摻雜區，具有一第二導電型，設置於該磊晶層內及圍繞每一第二溝槽；其中每一第一摻雜區包括一第一摻雜物及每一第二摻雜區包括一第二摻雜物，且該第一摻雜物的擴散係數大於該第二摻雜物的擴散係數。
11. 如申請專利範圍第10項所述之半導體裝置，其中該第一導電型為N型且該第二導電型為P型，或該第一導電型為P型且該第二導電型為N型。
12. 如申請專利範圍第10項所述之半導體裝置，其中該半導體基板的摻雜濃度大於該磊晶層的摻雜濃度。
13. 如申請專利範圍第10項所述之半導體裝置，其中該等第一溝槽及該等第二溝槽的下表面位於該半導體基板內。
14. 如申請專利範圍第10項所述之半導體裝置，其中每一第一絕緣材料及每一第二絕緣材料包括氧化物或非摻 雜多晶矽。
15. 如申請專利範圍第10項所述之半導體裝置，其中每一第一摻雜區相鄰於該等第三摻雜區中至少一者。
16. 如申請專利範圍第10項所述之半導體裝置，更包括：複數閘極結構，對應地設置於該等第一溝槽上，其中每一閘極結構包括一閘極氧化層及上方的一閘極層；一對井區，具有該第二導電型，設置於該磊晶層內的每一第二溝槽的兩側上；以及一對源極區，具有該第一導電型，對應地設置於該對井區內。
17. 如申請專利範圍第10項所述之半導體裝置，其中該第一摻雜物為磷且該第二摻雜物為砷。