TW201403759A

TW201403759A - 嵌鑲字元線

Info

Publication number: TW201403759A
Application number: TW101125405A
Authority: TW
Inventors: Shih-Hung Chen; Yen-Hao Shih; Hang-Ting Lue
Original assignee: Macronix Int Co Ltd
Priority date: 2012-07-13
Filing date: 2012-07-13
Publication date: 2014-01-16
Also published as: TWI506734B

Abstract

本發明揭露一種具有嵌鑲字元線的三維非揮發記憶胞陣列。例如是矽的材料線部分氧化形成於非揮發記憶結構堆疊之上。藉由自複數個部分氧化的矽線之中間部分除去該複數個未氧化的矽線，及保留該複數個部分氧化的矽線之外側部分的該複數個氧化的線，而形成字元線溝渠於該部分氧化的材料線之中。字元線然後形成於字元線溝渠中的非揮發記憶結構堆疊之上。

Description

嵌鑲字元線

本發明之技術係關於高密度記憶裝置，特別是關於記憶裝置中具有多階層記憶胞以提供三維記憶體陣列的安排。

在一三維記憶體陣列的範例中，每一個包括長條半導體堆疊與長條氧化物交錯排列的多個山脊狀，以及這些山脊由例如是多晶矽的電荷儲存層或是類似氧化矽氮化矽氧化矽的電荷捕捉材料覆蓋。字元線與山脊正交且順形地，以對此三維記憶胞陣列的記憶胞進行存取。例如是氧化矽的絕緣線與山脊正交且順形地，將相鄰的字元線彼此電性隔離。

然而，形成氧化矽線將相鄰的字元線彼此電性隔離並不是一件很簡單的工作。第1及第2圖顯示不同製程中製造三維陣列的字元線及氧化矽線所遭遇的問題。

第1圖顯示一三維記憶陣列裝置的示意圖，其中多晶矽字元線是於分隔字元線的氧化矽前形成，且多晶矽殘留物會形成不欲見的導橋造成相鄰字元線間的電性連接。

半導體長條堆疊11、13、15是由絕緣材料長條10、12、14、16分隔。交錯排列的半導體/氧化矽長條堆疊是由例如是ONO或ONONO的電荷儲存層26覆蓋。多晶矽字元線55藉由用多晶矽覆蓋交錯排列的半導體/氧化矽長條和電荷儲存層的堆疊，且將相鄰多晶矽字元線間多餘的多晶矽蝕刻去除以在相鄰多晶矽字元線間形成溝渠。於蝕刻去除多餘的多晶矽後，氧化矽線形成以隔離相鄰多晶矽字元線。

由於電荷儲存層覆蓋之交錯排列的半導體/氧化矽長條堆疊的高度相對於介於相鄰字元線間之理想距離所代表的高深寬比。其結果是，無法將多晶矽殘留物56蝕刻去除。雖然在多晶矽蝕刻之後會有氧化矽填充於溝渠中，但是多晶矽殘留物56造成相鄰字元線間的電性連接(圖中僅顯示字元線，並未顯示相鄰字元線)。

此電荷儲存層填充了此交錯排列的半導體/氧化矽長條堆疊的一部分，造成區域27中的氧化矽缺陷。區域27中的氧化矽缺陷是由於在準備形成電荷儲存層時之清潔交錯排列的半導體/氧化矽長條堆疊所導致。此孔洞由多晶矽殘留物56填充，其會造成相鄰字元線間的電性連接(圖中僅顯示字元線，並未顯示相鄰字元線)。

第2圖顯示一三維記憶陣列裝置的示意圖，其中氧化矽線是於多晶矽字元線前形成，且一氧化矽孔洞允許多晶矽殘留物會形成不欲見的導橋造成相鄰字元線間的電性連接。

半導體長條堆疊11、13、15是由氧化矽長條10、12、14、16分隔。交錯排列的半導體/氧化矽長條堆疊是由例如是氧化矽20-氮化矽21-氧化矽22的電荷儲存層覆蓋。氧化矽線45藉由用氧化矽覆蓋交錯排列的半導體/氧化矽長條和電荷儲存層的堆疊，且將相鄰氧化矽線間多餘的氧化矽蝕刻去除以在相鄰氧化矽線間形成溝渠。於蝕刻去除多餘的氧化矽後，嵌鑲多晶矽字元線形成於相鄰氧化矽線間的溝渠中。

氧化矽線45具有一孔洞46。在嵌鑲多晶矽字元線形成於相鄰氧化矽線間的溝渠中之步驟，氧化矽孔洞46會填入多晶矽，造成氧化矽線45兩側的相鄰多晶矽線間產生電性連接。

一個額外的問題是覆蓋交錯排列的半導體/氧化矽長條堆疊的電荷儲存層品質。然而，於蝕刻多餘的氧化矽之後，氧化矽蝕刻製程會傷害多餘氧化矽下方的電荷儲存層。如此對於電荷儲存層傷害會影響記憶裝置的表現。對具有外側氧化矽的電荷儲存層例如是ONO，非常難以進行僅除去多餘氧化矽而不會去除電荷儲存層外側氧化矽的選擇性蝕刻。

第3圖顯示一三維記憶陣列裝置的上視圖，其中ONO電荷儲存層於氧化矽線之後但是於多晶矽字元線之前形成，導致此陣列之一個較大尺寸。此製程流程顯示(i)形成交錯的氧化矽/半導體長條堆疊18，(ii)形成氧化矽線42與氧化矽/半導體長條堆疊正交且順形，(iii)形成例如是ONO或多晶矽的電荷儲存層28。此電荷儲存層可以覆蓋交錯的氧化矽/半導體長條堆疊18。此圖式並未顯示電荷儲存層可以覆蓋交錯的氧化矽/半導體長條堆疊18，所以可以看見電荷儲存層的側向尺寸。此製程流程是不良的，因為單位記憶胞尺寸在側向放大為電荷儲存層厚度的兩倍。

於2012年1月10日所申請之美國專利申請號12/347331描述了一種嵌鑲字元線。本發明則是描述了額外的嵌鑲字元線技術。在美國專利申請號12/347331的許多實施例中具有較短的製程流程，而本發明的許多實施例中可以將字元線間距進一步微縮，或是在相鄰字元線間距有更小的距離。

因此需要提供一種低製造成本的三維積體電路記憶體結構，其包括可靠、非常小記憶元件，以及改良具有閘極結構之相鄰記憶胞串列堆疊相關的製程區間。

此處所描述之技術包括一種形成一三維非揮發記憶胞陣列的方法。此方法包含：形成第一複數個材料線於複數個非揮發記憶結構堆疊之上，該第一複數個材料線係藉由第一複數個字元線溝渠將該第一複數個材料線彼此分隔。在此處所描述的某些實施例中，為了形成複數條材料線，將例如是矽的材料層形成於複數個非揮發記憶結構堆疊之上，且將例如是矽的多餘材料層自此層中移除以保留第一複數個材料線及形成第一複數個字元線溝渠於相鄰的第一複數個材料線之間。

複數個部分氧化的結構係藉由氧化該第一複數個材料線兩側的材料線自該第一複數個材料線中產生。該複數個部分氧化的結構包括複數條氧化物線與第一複數個變窄的材料線接壤，其中該第一複數個變窄的材料線中之變窄的材料線具有較該第一複數個材料線中的材料線更窄的寬度。

除去與該複數條氧化物線接壤的該第一複數個變窄的材料線，以形成第二複數個字元線溝渠。

形成複數條字元線於該第一複數個字元線溝渠及該第二複數個字元線溝渠中的該複數個非揮發記憶結構堆疊之上。

在此處所描述的某些實施例中，該複數個材料線包括矽線。在某些實施例中，該複數個矽線包括非晶矽、多晶矽及單晶矽至少一者。此處所使用的多晶矽可以由例如是非晶矽或是單晶矽等其他的矽材料取代。

在此處所描述的其他實施例中，材料線的範例可為例如是鎢的金屬線，其氧化變成氧化鎢(WOx)。成功地將金屬線氧化成絕緣氧化物係與製程相關，且會隨著氧的濃度變動。

在此處所描述的其他實施例中，材料線包括半導體線。

在此處所描述的許多實施例中，可以修復在蝕刻過程中受到傷害的電荷儲存層。於除去覆蓋該複數個非揮發記憶結構堆疊的該第一複數個變窄的材料線之後，蝕刻覆蓋該複數個非揮發記憶結構堆疊的該第二複數個字元線溝渠中裸露的氧化物。在某些實施例中，裸露的氧化物是蝕刻直到將覆蓋該第二複數個字元線溝渠中的該複數個非揮發記憶結構堆疊之氮化矽裸露出來。如此的裸露氧化物蝕刻可以除去原本會影響記憶裝置表現的受傷害氧化物。此被蝕刻的氧化物由新的氧化物取代。氧化物是形成於覆蓋該複數個非揮發記憶結構堆疊的該第二複數個字元線溝渠中。如此取代被蝕刻的裸露氧化物的新氧化物可以產生較佳的記憶裝置表現。在不同的實施例中，氧化物可以是沈積的，及/或由將覆蓋該複數個非揮發記憶結構堆疊的該第二複數個字元線溝渠中的氮化矽氧化產生。

在此處所描述的某些實施例中，於除去覆蓋該複數個非揮發記憶結構堆疊的該第一複數個變窄的材料線之前，在該第一複數個字元線溝渠中形成第二複數個材料線。於該第一複數個字元線溝渠中形成字元線之前，在除去該第一複數個變窄的材料線時至少部分除去在該第一複數個字元線溝渠中的該第二複數個材料線。於自字元線溝渠中除去該材料線之後，字元線可以形成於字元線溝渠中。

在此處所描述的某些實施例中，除去該第一複數個變窄的材料線而保留該第二複數個字元線溝渠之至少一條字元線溝渠中例如是矽的殘留材料。於除去該第一複數個變窄的材料線之後，將該第二複數個字元線溝渠之至少一條字元線溝渠中例如是矽的殘留材料進行氧化。

在此處所描述的某些實施例中，該複數條氧化線之一條氧化線具有孔洞。於除去該第一複數個變窄的材料線之後，將該第二複數個字元線溝渠之至少一條字元線溝渠中例如是矽的殘留材料進行氧化以置少部分填充該孔洞。

在此處所描述的某些實施例中，形成該複數條字元線是一嵌鑲製程。

在此處所描述的某些實施例中，於氧化包含第一及第二材料線表面的該第一複數個材料線兩側的材料線之前，形成覆蓋該第一複數個材料線之第三材料線表面的氧化幕罩，該第三材料線表面將該第一及第二材料線表面結合。該氧化幕罩在進行該第一及第二材料線表面氧化時減緩該第三材料線表面的氧化。在某些實施例中，當填充例如是矽的材料於該第一複數個字元線溝渠之內時，沈積例如是矽的材料至少部分地於該氧化幕罩之上。於氧化該第一及第二材料線表面氧化之後移除該氧化幕罩。該第三材料線表面因為被氧化幕罩覆蓋的緣故可以是具有減緩氧化速率的上表面。於移除該氧化幕罩之後，當移除該第一複數個變窄的材料線時，除去該第一複數個字元線溝渠中至少部分地的該例如是矽的材料。

在此處所描述的某些實施例中，於形成該第一複數個字元線溝渠之前，形成包括由絕緣材料分隔的複數個長條半導體以及電荷儲存結構覆蓋於複數個長條半導體之上的該複數個非揮發記憶結構堆疊。此外，該電荷儲存結構包括一氧化矽-氮化矽-氧化矽-氮化矽-氧化矽結構(例如能隙工程矽-氧化矽-氮化矽-氧化矽-矽結構BE-SONOS)。在一範例中，該電荷儲存結構包括一氧化鉿層。在另一範例中，電荷儲存結構覆蓋該複數個半導體長條，該電荷儲存結構包括介電層具有一介電常數大於氧化矽的介電常數。

本發明也揭露另一種形成一三維非揮發記憶胞陣列的方法。此方法包含：形成複數個部分氧化的矽線於複數個非揮發記憶結構堆疊之上，該複數個部分氧化的矽線具有複數個未氧化的矽線於該複數個部分氧化的矽線之中間部分及複數個氧化的線於該複數個部分氧化的矽線之外側部分。

藉由自複數個部分氧化的矽線之中間部分除去該複數個未氧化的矽線，及保留該複數個部分氧化的矽線之外側部分的該複數個氧化的線，而形成複數個字元線溝渠於該複數個部分氧化的矽線之中。

形成複數條字元線於該複數個字元線溝渠中的該複數個非揮發記憶結構堆疊之上。

在此處所描述的某些實施例中，於除去覆蓋該複數個非揮發記憶結構堆疊的該複數個未氧化的矽線之後，蝕刻覆蓋該複數個非揮發記憶結構堆疊的該第二複數個字元線溝渠中裸露的氧化物。形成氧化物覆蓋該複數個字元線溝渠中的該複數個非揮發記憶結構堆疊。

在此處所描述的某些實施例中，形成複數個部分氧化的矽線於複數個非揮發記憶結構堆疊之上的步驟包含：形成覆蓋該複數個非揮發記憶結構堆疊的該複數條矽線之矽線上表面的氧化幕罩；以及將該複數條矽線中矽線的兩個裸露表面氧化。

本發明還揭露一種具有三維非揮發記憶胞陣列的積體電路。此積體電路包含複數條雙重圖案化的字元線；複數條氧化矽線分隔相鄰的該些字元線；以及複數個非揮發記憶結構堆疊於該三維陣列中。該雙重圖案化的字元線是由多重圖案化步驟或是多重曝光及多重蝕刻步驟產生。

該複數個非揮發記憶結構堆疊由該複數條字元線及該複數條氧化矽線覆蓋，該複數個非揮發記憶結構堆疊包含一氮化矽層，該複數個非揮發記憶結構堆疊包含一第一部分由該複數條字元線覆蓋及一第二部分由該複數條氧化矽線覆蓋，該第一部分中的該氮化矽層具有較該第一部分中的該氮化矽層更小的厚度。

此處描述許多不同技術方案的許多不同實施例。

本發明之目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述。

第4圖顯示製造一記憶裝置的部份製程剖面示意圖，且顯示各自所形成之複數個平行的半導體長條由氧化物長條分隔及安排成複數個山脊狀堆疊。

在第4圖中，為了簡化起見僅顯示3層的半導體長條。然而，這些層次的數目也可以是其他的數目例如是2層、4層、8層、16層等。此記憶陣列是形成於一積體電路基板之上，其具有絕緣層形成於底層的半導體或是其它結構之上(未示)。此記憶陣列包括複數個半導體長條堆疊(圖中顯示2個堆疊)11、13、15與絕緣材料長條10、12、14、16交錯排列。這些堆疊是山脊狀且延伸於Y軸如圖中所示，使得這些半導體長條11、13、15組態為記憶胞串列。於相同高度的半導體長條作為相同記憶體平面的記憶胞串列。

為了形成長條的堆疊，在一範例中半導體層次與絕緣材料層次利用例如是全面沈積交錯形成於此晶片中的陣列區域。這些半導體長條使用由絕緣層分隔之半導體層而形成。第4圖顯示微影圖案化步驟，其係用來定義半導體長條的山脊狀堆疊。深高沈寬比的間隙可以使用微影為基的製程施加含碳硬式幕罩及反應式離子蝕刻於堆疊間形成，而支持許多層次。

這些半導體長條11、13、15可以是p型半導體材料。舉例而言，這些半導體長條11、13、15可以是p型多晶矽或是p型磊晶單晶矽。

替代地，長條半導體材料11、13、15可以是n型半導體材料。此n型半導體材料安排導致埋藏-通道空乏型態的電荷捕捉記憶胞。舉例而言，長條半導體材料11、13、15可以是n型多晶矽，或是n型磊晶單晶矽。典型n型長條半導體材料的摻雜濃度約為10¹⁸/cm³，可使用實施例的範圍大約在10¹⁷/cm³到10¹⁹/cm³之間。使用n型長條半導體材料對於無接面的實施例是較佳的選擇，因為可以改善沿著反及閘串列的導電率及因此允許更高的讀取電流。

層間絕緣材料長條10、12、14、16可以舉例而言使用二氧化矽、其他氧化矽或是氮化矽。這些層可以使用許多不同方式形成，包括業界熟知的低壓化學氣相沈積(LPCVD)等技術。

這些形成於長條半導體材料11、13間的絕緣材料12及形成於長條半導體材料13、15間的絕緣材料14、及其他堆疊中的對應絕緣材料長條之絕緣材料具有約等於或大於40奈米之等效氧化物厚度，其中等效氧化物厚度EOT是絕緣材料的厚度根據氧化物與絕緣材料介電常數的比值正交後的厚度。此處所使用的名詞”約40奈米”是考量了大約10%的變動，其為此種型態結構典型的製程誤差。此絕緣材料的厚度可以在減少此結構中記憶胞間相鄰層次互相干擾扮演一個重要的角色。在某些實施例中，此絕緣材料的等效氧化物厚度可以小至約30奈米就可以達成半導體長條中相鄰層次間的隔離。

第5圖顯示製造一記憶裝置的部份製程剖面示意圖，且顯示各自所形成之氧化矽-氮化矽-氧化矽資料儲存層於第4圖中所示之複數個山脊狀堆疊之上。

此資料儲存層可以包括一介電電荷捕捉結構。圖中所示為一全面沈積結果包括資料儲存層的氧化矽22(隔離層)-氮化矽21(能帶補償層)-氧化矽20(電洞穿隧層)，在此範例中其是順形地覆蓋於複數個半導體長條堆疊之上。

此記憶材料層可以包含其他的電荷儲存結構。舉例而言，可以使用能隙工程(BE)之SONOS電荷儲存結構所取代，其包括介電穿隧層，且層次間在0V偏壓實具有倒U型價帶。在一實施例中，此多層穿隧層包括第一層稱為電洞穿隧層，第二層稱為能帶補償層及第三層稱為隔離層。在此實施例中，電洞穿隧層包括二氧化矽層形成於長條半導體材料的側表面，其可利用如現場蒸汽產生(in-situ steam generation，ISSG)之方法形成，並選擇性地利用沉積後一氧化氮退火或於沉積過程中加入一氧化氮之方式來進行氮化。第一層中的二氧化矽之厚度係小於20埃，且最好是小於15埃，在一代表性實施例中為10~12埃。

在此實施例中，能帶補償層包含氮化矽層係位於電洞穿隧層之上，且其係利用像是低壓化學氣相沉積LPCVD之技術，於680℃下使用二氯矽烷(dichlorosilane，DCS)與氨之前驅物來形成。於其他製程中，能帶補償層包括氮氧化矽，其係利用類似之製程及一氧化二氮前驅物來形成。能帶補償層中的氮化矽層之厚度係小於30埃，且較佳為25埃或更小。

在此實施例中，隔離層包含二氧化矽層係位於能帶補償層上，且其係利用像是LPCVD高溫氧化物HTO沉積之方式形成。隔離層中的二氧化矽層厚度係小於35埃，且較佳為25埃或更小。如此的三層穿隧介電層產生了”倒U”形狀之價帶能階。

第一處之價帶能階係可使電場足以誘發電洞穿隧通過該第一處與半導體主體(或長條半導體材料)介面間的薄區域，且其亦足以提升第一處後之價帶能階，以有效消除第一處後的複合穿隧介電層內的電洞穿隧現象。此種結構，除了建立此三層穿隧介電層”倒U”形狀之價帶，也可達成電場輔助之高速電洞穿隧，其亦可在電場不存在或為了其他操作目的(像是從記憶胞讀取資料或程式化鄰近之記憶胞)而僅誘發小電場之情形下，有效的預防電荷流失通過經複合穿隧介電層結構。

於一代表性之裝置中，記憶材料層包含能隙工程(BE)複合穿隧介電層，其包含第一層的二氧化矽之厚度係小於2奈米，一層氮化矽層之厚度係小於3奈米及一第二層的二氧化矽層厚度係小於4奈米。在一實施例中，此複合穿隧介電層包含超薄氧化矽層O1(例如小於等於15埃)、超薄氮化矽層N1(例如小於等於30埃)以及超薄氧化矽層O2(例如小於等於35埃)所組成，且其可在和半導體主體或長條半導體材料之介面起算的一個15埃或更小之補償下，增加約2.6電子伏特的價帶能階。藉由一低價帶能階區域(高電洞穿隧阻障)與高傳導帶能階，O2層可將N1層與電荷捕捉層分開一第二補償(例如從介面起算約30埃至45埃)。由於第二處距離介面較遠，足以誘發電洞穿隧之電場可提高第二處後的價帶能階，以使其有效地消除電洞穿隧阻障。因此，O2層並不會嚴重干擾電場輔助之電洞穿隧，同時又可增進經工程穿隧介電結構在低電場時阻絕電荷流失的能力。

記憶材料層中的電荷捕捉層在此實施例中包含氮化矽層之厚度係大於50埃，包括舉例而言，厚度約70埃的氮化矽，且其係利用如LPCVD方式形成。本發明也可使用其他電荷捕捉材料與結構，包括像是氮氧化矽(Si_xO_yN_z)、高含矽量之氮化物、高含矽量之氧化物，包括內嵌奈米粒子的捕捉層等等。

在此實施例中記憶材料層中的阻擋介電層是氧化矽，其厚度係大於50埃，且包含在此實施例中式90埃，且可以使用將氮化矽進行濕式轉換之濕爐管氧化製程。在其他實施例中則可以使用高溫氧化物(HTO)或是LPCVD沉積方式形成的氧化矽。也可以使用其他的阻擋介電層材料例如是氧化鋁的高介電係數材料。

在一代表性實施例中，電洞穿隧層中的二氧化矽之厚度係為13埃；能帶補償層之氮化矽層厚度係為20埃；隔離層之二氧化矽層層厚度係為25埃；電荷捕捉層之氮化矽層厚度係為70埃；及阻擋介電層可以是厚度90埃的氧化矽。此閘極材料可以是p+多晶矽(其功函數為5.1電子伏特)。

第5圖中的外側氧化物22是一犧牲氧化物，將會被移除後再重新成長。

第6圖顯示製造一記憶裝置的部份製程剖面示意圖，且顯示各自所形成之具有順形底部表面之多晶矽線於第5圖中所示複數個山脊狀堆疊之上。

順形之多晶矽線30和31係形成於包覆複數個半導體長條堆疊的資料儲存層之上。這些多晶矽線30和31填充於複數個半導體長條堆疊之間的間隙中。圖中顯示兩條多晶矽線30和31，但是其他的實施例中可以有不同數目的多晶矽線。額外的多晶矽線可以形成於沿著進出頁面的Y軸方向上。相鄰的多晶矽線由例如是溝渠33的字元線溝渠分隔，其會在後續的步驟中變窄。

在一高深寬比的填充步驟中，例如是具有n型或p 型摻雜的多晶矽之導電材料，被沈積覆蓋於半導體材料長條堆疊之上且填入複數個半導體長條堆疊之間的間隙中。例如是低壓化學氣相沈積多晶矽的高深寬比沈積技術可以用來完全填充介於山脊狀堆疊間的間隙220，即使是具有高深寬比之約為10奈米數量級寬度的非常窄的溝渠。

一介電層48可以是如圖中所示的氮化矽，或是二氧化矽及其他氧化矽。此介電層可以使用許多不同方式形成，包括業界熟知的低壓化學氣相沈積(LPCVD)等技術。此介電層48可以減緩例如是氧和水等氧化物種擴散進入此多晶矽層44中。

第7圖顯示製造一記憶裝置的部份製程剖面示意圖，且顯示自第6圖中的多晶矽線及介電層上各自所形成氧化物幕罩。

在一微影圖案化步驟中，自多晶矽層44定義出多晶矽線30和31。在一代表性實施例中，多晶矽線的寬度可以是在500~1500埃的範圍間。實際的寬度是必須與特定的後續製程步驟與所需的字元線寬度以及字元線間的距離相關。此微影圖案化步驟使用一光罩以在蝕刻多晶矽線間例如是溝渠33的高深寬比溝渠時定義此陣列的臨界尺寸，而不會蝕刻通過山脊狀堆疊。此高深寬比字元線溝渠分隔於此步驟中所形成之多晶矽線，且定義於後續步驟終將形成的字元線，雖然其會在後續的步驟中變窄。多晶矽可以使用一個對多晶矽比氧化矽或氮化矽具有高選擇性的蝕刻製程來蝕刻。因此，依賴相同的幕罩使用交互的蝕刻製程來蝕刻通過導體及絕緣層，其具有停止於底層絕緣層的製程。雖然是使用具有高選擇性的蝕刻製程來蝕刻，於此蝕刻製程中例如是外側氧化物22之裸露的氧化層仍會有所損失。氧化物22是一犧牲層而且之後會被蝕刻然後重新於後續所討論的製程中長出。氧化物22保護著氮化矽記憶核心21。

多晶矽線30和31是順形地形成於覆蓋複數個長條半導體堆疊的資料儲存層之上。多晶矽線30和31填充介於長條半導體堆疊之間的間隙中。圖中顯示兩條多晶矽線30和31，但是其他的實施例中可以具有不同數目的多晶矽線。額外的多晶矽線可以形成於沿著進出頁面的Y軸方向上。相鄰的多晶矽線由一例如是溝渠33的字元線溝渠分隔，其會於後續的製程中變窄。

在定義多晶矽線30和31的相同微影圖案化步驟中，氧化物幕罩25和29自介電層48中定義出。此氧化物幕罩25和29可以減緩例如是氧和水等氧化物種擴散進入多晶矽44。因此，此氧化物幕罩25和29可以減緩底層多晶矽線30和31之頂表面的氧化。

第7圖中的多晶矽殘留物32產生了形成電性連接相鄰字元線的電性導橋的風險。此多晶矽殘留物32會在第8圖中被氧化，而消除了多晶矽殘留物32產生電性連接相鄰字元線的短路風險。多晶矽線30中也具有一孔洞47。

第8圖顯示製造一記憶裝置的部份製程剖面示意圖，且顯示經由將第7圖中的多晶矽線氧化所形成氧化矽線，於具有順形底部表面複數個山脊狀堆疊之上。在多晶矽線氧化所形成氧化矽線的氧化製程中，多晶矽殘留物32也會被氧化。

此順形的多晶矽線30和31被部分地氧化。此順形的多晶矽線30之相對兩側裸露的表面被氧化，在此變窄多晶矽線36兩側形成氧化矽線34和35。此順形的多晶矽線31之相對兩側裸露的表面被氧化，類似地在此變窄多晶矽線39兩側形成氧化矽線37和38。然而，氧化物幕罩25和29可以減緩被此氧化物幕罩25和29所覆蓋之順形多晶矽線30和31的頂表面的氧化。氧化矽線34、35、37和38是順形地形成覆蓋於半導體材料長條堆疊之上的資料儲存層之上，且填入由複數個半導體長條堆疊所定義的溝渠中。其他的實施例中可以有複數條氧化矽線而足以隔離存取此陣列的字元線數目。額外的氧化矽線可以形成於沿著進出頁面的Y軸方向上。因為多晶矽膨脹變成氧化矽的緣故，如此的氧化會將介於氧化矽線35和37之間的溝渠33變窄。氧化矽線34、35、37和38的一個範例厚度範圍大約是400埃到100埃之間。於氧化之後，此變窄多晶矽線具有一個範例厚度範圍大約是350埃到100埃之間。

此範例氧化製程是一個爐管氧化製程，可使用例如是水平爐管、垂直爐管或是快速熱處理製程等。

第8圖中的氧化製程解決了後續圖中所示的多晶矽殘留的問題。多晶矽線中材料的數量是此氧化製程中有限的來源。在此反應中，來自多晶矽線中的矽和氧氧反應構成氧化矽。所生成氧化矽的體積會是矽來源的體積膨脹120%。假如用體積百分比表示的話，所生成氧化矽的體積若是100%，則45%的固態矽+氣態氧生成100%的固態氧化矽。所以矽由於氧化轉變為氧化矽的體積膨脹大約是55/45或是120%。多晶矽線30和31的外側表面之微小空洞會於此氧化過程中填滿。

在第7圖中的殘留多晶矽32會於多晶矽線30和31 之相對兩側裸露的表面被氧化時變成氧化矽42。如此的氧化會減少電性導橋所造成之電性連接相鄰字元線的風險。氧化矽線34中也具有一孔洞47，其是先前存在於多晶矽線30中的孔洞47。

第9圖顯示製造一記憶裝置的部份製程剖面示意圖，且顯示形成多晶矽填充於裸露的表面以及第8圖中的溝渠內。

第8圖中的溝渠33內填入多晶矽線41。此多晶矽填充層覆蓋之前裸露的氧化物幕罩。此填充可以使用許多方式形成，包括低壓化學氣相沈積製程。此填充多晶矽也填入孔洞47之中。

在其他的實施例中，如果前述製程夠好，沒有孔洞47的疑慮，因為在第12圖中最終會將填充材料移除，所以也可以跳過此填充步驟。

第10圖顯示製造一記憶裝置的部份製程剖面示意圖，且顯示進行多晶矽蝕刻以將第9圖中的氧化物幕罩裸露出來。

除去多餘的多晶矽步驟可以由許多方式進行，包括對底層氧化物幕罩具有高度選擇性的乾式或濕式蝕刻，且由化學機械研磨。終點偵測以防止多餘的多晶矽被移除可以由許多方式進行，包括光譜化學雷射分析儀或是光學感測等。

第11圖顯示製造一記憶裝置的部份製程剖面示意圖，且顯示將第10圖中的氧化物幕罩移除。

氧化物幕罩25和29被移除以裸露底層的矽線36和36以利後續進一步移除。除去氧化物幕罩步驟可以由許多方式進行，包括乾式蝕刻或是例如硼酸(H₃PO₄)濕式蝕刻其對氧化矽線34、35、37和38具有高度選擇性，或是使用許多不同的電漿等。

第12圖顯示製造一記憶裝置的部份製程剖面示意圖，且顯示將第11圖中的多晶矽線移除。

多晶矽可以使用相對於氧化矽或是氮化矽具有高度選擇性的蝕刻方式進行蝕刻。雖然是使用具有高選擇性的蝕刻製程來蝕刻，於此蝕刻製程中例如是外側氧化物22之裸露的氧化層以及裸露的氮化物仍會有所損失。如此的損失會隨著其所在位置而有所變動。舉例而言，在氧化矽線34、35、37和38的上表面以及外側氧化物22的側表面之氧化物損失的數量會有所不同。

高深寬比的字元線溝渠將先前步驟的氧化矽線34、35、37和38分隔，且指示出在未來步驟要形成的字元線位置。在第12圖中的殘留於孔洞47中的多晶矽43會產生電性導橋所造成之電性連接相鄰字元線的風險。此殘留於孔洞47中的多晶矽43問題會在第10圖中討論。

第13圖除了會討論之外，也會討論多晶矽的移除以及外側氧化物22的移除。

第13圖顯示製造一記憶裝置的部份製程剖面示意圖，且顯示將第12圖中的殘留多晶矽加以氧化。

殘留多晶矽43氧化成氧化矽49。於多晶矽氧化時因其體積膨脹而會填充孔洞。於氧化之後，孔洞47填充了氧化矽，且此新成長的氧化矽或許會過度填充孔洞47(未示)。

第14圖顯示製造一記憶裝置的部份製程剖面示意圖，且顯示將第13圖中的氧化矽-氮化矽-氧化矽的資料儲存層移除外側氧化物。

此犧牲外側氧化物或許在第6圖中的多晶矽線30微影製程中當蝕刻製程抵達此此犧牲外側氧化物時受到傷害。

此犧牲外側氧化矽自包覆複數個山脊狀堆疊的資料儲存層移除。舉例而言，氫氟酸(HF)為基的溶液是具有對SiO2高蝕刻速率對SiN低蝕刻速率的選擇性蝕刻。因為此選擇性蝕刻，雖然對氧化矽過度蝕刻並不會有多少氮化矽被蝕刻。過度蝕刻的範例範圍是20~50%。舉例而言，假如要除去100埃的氧化矽，且氫氟酸(HF)蝕刻速率為100埃/10分鐘，則浸泡於氫氟酸(HF)中12分鐘為20%過度蝕刻。此額外蝕刻時間是12-10=2分鐘，且2/10=20%過度蝕刻。另一種選擇性蝕刻液是氫氧化氨(NH₄OH)。於除去犧牲外側氧化矽22之後，氮化矽層21被裸露。

於氧化物移除之後，氧化矽線34、35、37和38的一個範例厚度範圍大約是100~350埃，具有一個範例大約是300埃。

第15圖顯示製造一記憶裝置的部份製程剖面示意圖，且顯示各自於第14圖中所示氮化矽-氧化矽資料儲存層的外側再次形成外側氧化矽。

在此氧化中，氮化矽+氧(高溫)形成氧化矽(固體)+氮(氧體)。高溫的範例為1200℃以氧化氮化矽，其是較氧化矽的高溫的900℃更高。例如是OH^-和O₂氧原子之更強的氧化劑幫助氧化氮化矽。

在此自動對準製程中，氧化矽自介於相鄰氧矽矽線間的字元線溝渠中的氮化矽形成。一部分的氮化矽層21 被消耗而留下較薄的氮化矽層23。及生長出的氧化矽層24。

第16圖顯示製造一記憶裝置的部份製程剖面示意圖，且顯示進行多晶矽填充於裸露的表面，且各自填充於第15圖中所示分隔氧化矽線34、35、37和38的字元線溝渠內。

順形之多晶矽線58、59、61和63係形成於包覆複數個半導體長條堆疊的資料儲存層之上。這些多晶矽線58、59、61和63填充於複數個半導體長條堆疊之間的間隙中。額外的多晶矽線可以形成於沿著進出頁面的Y軸方向上。相鄰的多晶矽線由氧化矽線分隔。此製程為雙嵌鑲製程，多晶矽字元線係填入先前所定義之溝渠中，例如是介於相鄰氧化矽線34、35、37和38間的溝渠。

第17圖顯示製造一記憶裝置的部份製程剖面示意圖，且顯示各自將第16圖中所示的多餘多晶矽移除。

除去多餘的多晶矽步驟可以由許多方式進行，包括乾式蝕刻或是濕式蝕刻其對底層氧化物幕罩，且由化學機械研磨除去。終點偵測以防止多餘的多晶矽被移除可以由許多方式進行，包括光譜化學雷射分析儀或是光學感測等。

此多晶矽字元線58、59、61和63定義一多層陣列的交會點區域於堆疊上的長條半導體材料11、13、15的側邊與多晶矽字元線50。此嵌鑲製程是除去例如是第1圖中所示之內連線的一替代製程，其中所沈積之多晶矽字元線係由蝕刻加以圖案化。

字元線線58、59、61和63可以是與長條半導體材料11、13、15使用相同或不同的導電型態(例如濃摻雜的 p+多晶矽)。

因此，包含場效電晶體的此記憶胞具有電荷儲存結構形成於此交會點的三維陣列結構中。使用約25奈米數量級的長條半導體材料和導線厚度，且具有山脊形狀堆疊的間距也是約25奈米數量級，具有數十層(例如三十層)的裝置在單晶片中可以達到兆(10¹²)位元的容量。

在一實施例中，電荷捕捉記憶胞形成於長條半導體材料11、13、15與字元線58、59、61和63的交會處。主動電荷捕捉區域是在長條半導體材料11、13、15的兩側介於長條半導體材料11、13、15與字元線58、59、61和63之間。在此處所描述的實施例中，每一個記憶胞是雙閘極場效電晶體具有兩個主動電荷捕捉區域是分別位在長條半導體材料的兩側。電子沿著此長條半導體材料流動置感測放大器，其是用來測量指示一選取記憶胞的狀態。

沿著半導體長條材料於字元線58、59、61和63兩側的源/汲極區域可以是"無接面"的，也就是源/汲極的摻雜型態不需要與字元線底下的通道區域之摻雜型態不同。在此"無接面"的實施例中，電荷捕捉場效電晶體可以具有p型通道結構。此外，在某些實施例中，源/汲極的摻雜可以在定義字元線之後利用自動對準佈植的方式形成。

在替代實施例中，長條半導體材料11、13、15可以在"無接面"的安排中使用淡摻雜n型半導體主體，導致形成可以在空乏模式下操作的埋藏-通道場效電晶體，此電荷捕捉記憶胞具有自然偏移至較低的臨界電壓分佈。

第18圖顯示製造一記憶裝置的部份製程剖面示意圖，且顯示自第17圖中各自的多晶矽字元線形成矽化物多晶矽字元線。

一層金屬矽化物(例如矽化鎢、矽化鈷、矽化鈦)51形成於字元線58的上表面。沈積之後在進行一快速熱製程(RTP)。

第19圖是第18圖的替代實施例，顯示製造一記憶裝置的部份製程剖面示意圖，且顯示自第17圖中各自的複數個山脊狀堆疊上的氧化矽-氮化矽-氧化矽資料儲存層上方之多晶矽移除。於移除之後，垂直的多晶矽構件52保留在山脊狀堆疊的兩側。

第20圖是第18圖的另一替代實施例，顯示製造一記憶裝置的部份製程剖面示意圖，且顯示自第17圖中各自的複數個山脊狀堆疊上裸露的氧化矽-氮化矽-氧化矽資料儲存層外側及在第19圖中裸露的多晶矽形成具有金屬表面之字元線。

氮化鈦是順形地沈積，之後沈積鎢後再藉由例如是蝕刻或化學機械研磨移除多餘的金屬。

第21圖是第18圖的替代實施例，顯示製造一記憶裝置的部份製程剖面示意圖，且顯示在裸露的多晶矽上形成具有金屬表面之字元線。

不像第18圖，於多晶矽蝕刻之後，一個水平多晶矽構件會保留，其是於複數個山脊狀堆疊側邊的垂直多晶矽構件連接。

金屬沈積於裸露的水平多晶矽構件之上。更具體而言，氮化鈦是順形的沈積，之後沈積鎢再利用例如是蝕刻或是化學機械研磨將多餘的材料移除。

第22圖顯示顯示各自氧化矽-氮化矽-氧化矽資料儲存層介於字元線下方區域及氧化矽線下方之氮化矽層的比較圖。

核心區域或是字元線58下方區域的氮化矽層23是較氧化矽線34下方之氮化矽層21更薄。較薄的氮化矽層23是由於第12圖中所描述之將氮化矽層21一部分氧化的結果。氧化矽線34下方之較厚氮化矽層21可以幫助減少因為彎曲電場所產生的不欲操作。

第23~25圖顯示不同M形閘極的示意圖。第23圖顯示第18圖中的M形閘極。第24圖顯示第20圖中的M形閘極。第25圖顯示第21圖中的M形閘極。在第24及25圖中，各自金屬線64和62的鄰近表面是覆蓋有例如是氮化鈦的順形墊層。相反的是，在第20及21圖中，各自金屬線64和62的鄰近表面是並未覆蓋有例如是氮化鈦的順形墊層。

第26圖為一具有交錯之通道與氧化矽堆疊之三維記憶體一部分的剖面示意圖，顯示潛在有"陰影效應"的區域。

此圖為8層垂直通道薄膜電晶體能隙工程多晶矽-氧化矽-氮化矽-氧化矽-氧化矽(BE-SONOS)電荷捕捉反及閘裝置一部份之穿隧電子顯微鏡的剖面圖。此裝置係利用75奈米的半間距形成。其通道為大約18奈米厚的n型多晶矽。沒有進行額外的接面佈植而形成無接面結構。在半導體長條間用來隔離通道的絕緣材料是在Z軸方向，且其是厚度約為40奈米的氧化矽。所提供的閘極為P+多晶矽線。此串列選擇及接地選擇裝置具有較記憶胞更長的通道長度。此測試裝置具有32個字元線、無接面的反及閘串列。因為形成所示結構所使用的溝渠蝕刻具有傾斜的形狀，在溝渠的底部具有距寬的矽線，而且在細線間的絕緣材料距多晶矽被蝕刻得更多，所以圖中下方細線的寬度係比上方細線的寬度還寬。此較窄寬度的絕緣材料及較寬寬度的鄰接通道，導致一環繞閘極效應會對此裝置的控制及表現產生有利的影響。然而，潛在的陰影效應區域則會在此區域中產生不預見的多晶矽殘留問題。幸好，在不同實施例中，如此的多晶矽殘留物被氧化使得沒有多晶矽殘留也不會產生相鄰字元線間的電性連接問題。

於層間介電層形層於此陣列的上方之後，開啟介層孔在使用例如是鎢的材料填充以形成接觸栓塞於介層孔內形成且延伸至閘極結構的上表面。上方金屬線被圖案化以連接例如串列選擇線至行解碼器電路。一個三維解碼電路被以圖中的方式建立，使用一字元線、一位元線、及一串列選擇線SSL來存取一選取記憶胞。可參閱標題為"Plane Decoding Method and Device for Three Dimensional Memories"的美國專利第6906940號。

其結果是，可以形成組態為反及閘快閃陣列的三維陣列的SONOS型態記憶胞。源極、汲極和通道形成於矽長條半導體材料中，記憶材料層包括氧化矽(O)的穿隧介電層、氮化矽(N)的電荷儲存層、氧化矽(O)的阻擋介電層及多晶矽(S)閘極的字元線。

在其他的實施例中，此反及閘記憶胞也可以使用其他的陣列組態。例如奈米線的金氧半場效電晶體型態藉由提供奈米線或奈米管結構於導線111~114之上的通道區域而也被組態成此種方式，如同Paul等人的論文"Impact of a Process Variation on Nanowire and Nanotube Device Performance",IEEE Transactions on Electron Device,Vol.54,No.9,2007年9月11~13日，在此引為參考資料。

第27圖是一個具有嵌鑲閘極的三維記憶體結構的範例。一個三維反及閘快閃記憶陣列結構具有串列選擇線的金屬層(長度軸方向與半導體材料長條平行，而寬度軸方向與字元線平行)且位元線具有長度軸方向與半導體材料長條平行。絕緣材料自圖中移除以露出額外的結構。舉例而言，在半導體材料長條間、在山脊狀堆疊中、以及在半導體材料長條的山脊狀堆疊間的絕緣材料被移除。

此多層堆疊形成於絕緣層之上，且包括包括複數條導線425-1、...425-n-1、425-n順形的山脊狀堆疊，且其作為字元線WLn、WLn-1、...WL1。此嵌鑲字元線如此處所描述。一個範例字元線的間距是75奈米，為40奈米字元線厚度和字元線之間距離35奈米的組合。複數個山脊狀堆疊包括長條半導體材料412、413、414、415。在同一平面中的長條半導體材料藉由階梯狀結構而電性連接在一起。

此處所示的字元線係以自後方至前方由1到N的方式標號，其係為偶數的記憶頁面。對奇數的頁面，則是相反的自後方至前方由N到1的方式標號。

階梯狀結構412A、413A、414A、415A係將例如是長條半導體材料412、413、414、415的長條半導體材料終結。如圖中所示，這些階梯狀結構412A、413A、414A、415A是與不同的位元線電性連接以連接至解碼電路來選取陣列內的平面。這些階梯狀結構412A、413A、414A、415A可以在定義複數個山脊狀堆疊時一起被圖案化。

階梯狀結構402B、403B、404B、405B係將例如是長條半導體材料402、403、404、405的長條半導體材料終結。如圖中所示，這些階梯狀結構402B、403B、404B、405B是與不同的位元線電性連接以連接至解碼電路來選取陣列內的平面。這些階梯狀結構402B、 403B、404B、405B可以在定義複數個山脊狀堆疊時一起被圖案化。

任何給定之長條半導體材料堆疊可以與階梯狀結構412A、413A、414A、415A或是402B、403B、404B、405B之一耦接，但是不能同時與兩者耦接。長條半導體材料堆疊具有兩種相反的方向之一：位元線端至源極線端方向或是源極線端至位元線端方向。舉例而言，長條半導體材料堆疊412、413、414、415具有位元線端至源極線端方向，而長條半導體材料堆疊402、403、404、405具有源極線端至位元線端方向。

長條半導體材料堆疊412、413、414、415由階梯狀結構412A、413A、414A、415A終結於一端，通過SSL閘極結構419，接地選擇線GSL426，字元線425-1~425-n，接地選擇線GSL427，且由源極線428終結於另一端。長條半導體材料堆疊402、403、404、405並未到達階梯狀結構412A、413A、414A、415A。

長條半導體材料堆疊402、403、404、405由階梯狀結構402B、403B、404B、405B終結於一端，通過SSL閘極結構409，接地選擇線GSL427，字元線425-n~425-1，接地選擇線GSL426，且由源極線(被其他部分擋住)終結於另一端。長條半導體材料堆疊12、413、414、415並未到達階梯狀結構402B、403B、404B、405B。

一層記憶材料用來自長條半導體材料412-415及402-405分隔字元線425-1到425-n如同之前所描述過的。接地選擇線GSL 426和427是與山脊狀堆疊順形，類似於字元線。

每一個長條半導體材料堆疊由階梯狀結構終結於一端，且由源極線終結於另一端。舉例而言，長條半導體材料堆疊412、413、414、415由階梯狀結構412A、413A、414A、415A終結於一端，且由源極線428終結於另一端。在圖中的近端處，一長條半導體材料堆疊由階梯狀結構402B、403B、404B、405B終結於一端，且由另一單獨源極線終結於另一端。而在圖中的遠端處，一長條半導體材料堆疊由階梯狀結構412A、413A、414A、415A終結於一端，且由另一單獨源極線終結於另一端。

位元線及串列選擇線是由金屬線ML1、ML2和ML3形成。

電晶體形成介於長條半導體材料412A、413A、414A及字元線425-1之間。在這些電晶體中，長條半導體材料(例如413)係作為此裝置的通道區域。串列選擇SSL閘極結構(例如419、409)是在定義字元線425-1到425-n時同時被圖案化。一層矽化物沿著字元線425-1到425-n和接地選擇線426和427的上表面及閘極結構409和419之上形成。記憶材料層415可以作為電晶體的閘介電層。這些電晶體作為選擇閘極與解碼電路耦接以沿著陣列中的山脊狀堆疊來選取行。

第一金屬層ML1包括串列選擇線具有長度軸方向與半導體材料長條平行。這些ML1串列選擇線由短介層孔而與不同串列選擇SSL閘極結構連接。

第二金屬層ML2包括串列選擇線具有寬度軸方向與字元線平行。這些ML2串列選擇線由短介層孔而與不同ML1串列選擇線連接。

整體而言，這些ML1串列選擇線和ML2串列選擇線允許一串列選擇信號選取一特定半導體材料長條堆疊。

此第一金屬層ML1也包括兩條源極線具有寬度軸方向與字元線平行。

最後，第三金屬層ML3包括位元線具有長度軸方向與半導體材料長條平行。不同的位元線與不同階的階梯狀結構412A、413A、414A、415A和402B、403B、404B、405B電性連接。這些ML3位元線允許一位元線選擇信號選取一特定半導體材料長條的水平平面。

因為特定字元線允許一字元線選取記憶胞的一特定列平面，此三重的字元線信號、位元線信號及串列選擇信號足以選取三維記憶胞陣列中的一特定記憶胞。

第28圖顯示第27圖中具有嵌鑲閘極的三維記憶體結構的範例之電路示意圖。

圖中顯示兩個記憶胞平面，每一個平面具有9個電荷捕捉記憶胞安排成反及閘組態，其是一正方體的代表例示，可以包括許多平面及許多字元線。此兩個記憶胞平面由作為字元線WLn-1、WLn的字元線160、161，其分別為第一、第二和第三長條半導體材料堆疊。

記憶胞的第一平面包括記憶胞70、71於一反及閘串列中，且位於長條半導體材料堆疊之上，及記憶胞73、74於一反及閘串列中，且位於長條半導體材料堆疊之上，以及記憶胞76、77於一反及閘串列中，且位於長條半導體材料堆疊之上。每一個反及閘串列在兩端與一接地選擇電晶體連接(例如，接地選擇裝置90、72與反及閘串列70、71的兩端連接)。

在此例示中，記憶胞的第二平面與立方體的底平面對應，且包括記憶胞(例如80、82和84)利用類似於第一平面的方式安排於反及閘串列中。

如圖中所示，作為字元線WLn的導線161包括垂直延伸部分，其與第5圖中介於堆疊之間的溝渠120內材料對應，以將字元線161與所有平面中介於長條半導體材料間的溝渠內之介面區域的記憶胞(例如第一平面中記憶胞的71、74和77)耦接。

相鄰堆疊中的記憶胞串列將位元線端至源極線端方向與源極線端至位元線端方向交換。

位元線BLn到BLn-1 96終結此記憶胞串列，與串列選擇裝置鄰接。舉例而言，在上記憶平面，位元線BLn終結具有串列選擇電晶體85和89的記憶胞串列。而相對的，位元線並未與軌跡線88連接，因為相鄰的堆疊串列將位元線端至源極線端方向交換為源極線端至位元線端方向。所以在此串列中，對應的位元線與此串列的另一端連接。在下記憶平面，位元線BLn-1終結此記憶胞串列具有對應的串列選擇電晶體。

在此安排中，串列選擇電晶體85和89連接介於各自的反及閘串列串列選擇線SSLn-1和SSLn。類似地，在此安排中，此立方體底平面中的類似串列選擇電晶體連接介於各自的反及閘串列串列選擇線SSLn-1和SSLn。串列選擇線106和108連接到不同的山脊，至每一個記憶胞串列中串列選擇電晶體的閘極，且在此範例中提供串列選擇信號SSLn-1、SSLn和SSLn+1。

相反地，串列選擇電晶體未與軌跡線88連接，因為相鄰的堆疊串列將位元線端至源極線端方向交換為源極線端至位元線端方向。所以在此串列中，對應的位元線與此串列的另一端連接。具有記憶胞73、74的反及閘串列也有各自的串列選擇裝置(圖中未示)於此串列的另一端。軌跡線88由一源極線107終結。

接地選擇GSL電晶體90~95安排在此反及閘串列的第一端。接地選擇GSL電晶體72、75、78與第二平面的接地選擇GSL電晶體對應其安排在此反及閘串列的第二端。因此，接地選擇GSL電晶體係在此反及閘串列的兩端。根據此記憶串列的特定一端，此接地選擇GSL電晶體將此記憶串列與一源極線或是至串列選擇裝置與位元線耦接。

此接地選擇GSL信號(奇數)159及接地選擇GSL信號(偶數)162是在作為字元線WLn-1、WLn的字元線160、161相對側。在此範例中接地選擇GSL信號(奇數)159是與接地選擇GSL電晶體90~95的閘極耦接，且可以使用與字元線160、161相同的方式實施。類似地，在此範例中接地選擇GSL信號(偶數)162與接地選擇GSL電晶體72、75、78及對應的第二平面的接地選擇GSL電晶體之閘極耦接，且可以使用與字元線160、161相同的方式實施。在某些實施例中，這些串列選擇電晶體及接地選擇電晶體可以使用與記憶胞中的閘氧化層相同的介電堆疊。在其他的實施例中，可以使用典型閘氧化層來取代。此外，通道長度及寬度可以視設計的需要而調整以提供這些電晶體適當的切換功能。

第29圖顯示根據本發明一實施例之積體電路的簡化示意圖，其中積體電路包括使用具有此處所描述嵌鑲閘極及列、行和平面解碼電路之三維反及閘快閃記憶體陣列陣列。

此積體電路975包括使用具有此處所描述嵌鑲閘極或字元線之三維反及閘快閃記憶體陣列陣列960。一列解碼器961與沿著記憶陣列960列方向安排之複數條字元線962耦接且電性溝通。行解碼器963與沿著記憶陣列960行方向安排之複數條串列選擇線964電性溝通以對自陣列960的對應記憶胞堆疊進行讀取及程式化資料操作。一平面解碼器958經由位元線959與此陣列960中之複數個平面耦接。位址係由匯流排965提供給行解碼器963、列解碼器961與平面解碼器958。方塊966中的感測放大器與資料輸入結構在此範例中經由資料匯流排967與行解碼器963耦接。資料由積體電路975上的輸入/輸出埠提供給資料輸入線971，或者由積體電路975其他內部/外部的資料源，輸入至方塊966中的資料輸入結構。在此例示實施例中，其他電路974係包含於積體電路975之內，例如泛用目的處理器或特殊目的應用電路，或是模組組合以提供由反及閘快閃記憶體陣列所支援的系統單晶片功能。資料由方塊966中的感測放大器，經由資料輸出線972，提供至積體電路975，或提供至積體電路975內部/外部的其他資料終端。

在本實施例中所使用的控制器係使用了偏壓調整狀態機構969，並控制了由電壓供應源或是方塊968產生或提供之偏壓調整供應電壓的應用，例如讀取、程式化、抹除、抹除驗證、以及程式化驗證電壓。該控制器可利用特殊目的邏輯電路而應用，如熟習該項技藝者所熟知。在替代實施例中，該控制器包括了通用目的處理器，其可使於同一積體電路，以執行一電腦程式而控制裝置的操作。在又一實施例中，該控制器係由特殊目的邏輯電路與通用目的處理器組合而成。

第30~37圖顯示製造一記憶裝置的製程上視示意圖。

第30圖顯示一多晶矽層，用+圖案標示，覆蓋例如是長條半導體材料112的長條半導體材料，與串列選擇線閘極結構109連接。第30圖顯示一個與第6圖對應的上視圖，是在蝕刻多晶矽之前。第30~37圖中，為了幫助理解串列選擇線閘極結構及長條半導體材料不管有沒有被其他層覆蓋皆由交錯的"虛線點"線表示而顯示出來。在第31圖中，多晶矽被蝕刻。第31圖顯示一個與第6圖對應的上視圖，在第31圖中的空白區域代表多晶矽被移除，其與第6圖中的溝渠33對應。

第32圖顯示一個與第8圖對應的上視圖，是在裸露的多晶矽進行氧化之後。在第32圖中例如是氧化矽線151的氧化矽線與第8圖中的氧化矽線34、35、37和38對應。第32圖中並未顯示氧化物幕罩。此處將多重多晶矽線短路；介於多重多晶矽線間的鄰接多晶矽最終會被移除如第36圖中所示。

第33圖顯示一個與第9~11圖對應的上視圖，是在第32圖之後進行多晶矽填充於氧化矽線間的溝渠之後。第33圖中並未顯示氧化物幕罩及其上方覆蓋氧化矽線的多晶矽。

第34圖顯示一個與第12~13圖對應的上視圖，是在第33圖之後進行移除多晶矽填充之後。氧化物空洞會在多晶矽氧化後被填充或部分填充。

第35圖顯示一個與第16~17圖對應的上視圖，是在第34圖之後進行移除覆蓋長條半導體材料之氧化矽-氮化矽-氧化矽資料儲存層中的外側氧化矽，以及將裸露的氮化矽轉變為覆蓋長條半導體材料之氧化矽-氮化矽-氧化矽資料儲存層的外側氧化矽之後。進行多晶矽填充於氧化矽線間的空溝渠。此處將多重多晶矽線短路；介於多重多晶矽線間的鄰接多晶矽最終會被移除如第36圖中所示。

第36圖顯示一個與第18圖對應的上視圖，是在將介於多重多晶矽線間的鄰接多晶矽移除之後及形成矽化物之前。此處也顯示多晶矽結構具有變動的寬度。例如是字元線125-1、125-2、125-3和125-4的字元線是大致為L形。此L形覆蓋長條半導體材料的一段具有較窄的寬度而L形與層間接觸連接的另一段則具有較寬的寬度。此較大的寬度由一自動對準雙重隔離製程中的一額外幕罩支持。此外，例如是接地選擇線GSL 127和源極線128的某些結構也具有較此字元線較窄區段更寬的寬度。

第37圖顯示一個與第18圖對應的上視圖，是在形成矽化物(顯示為斜線圖案)之後。

本發明之較佳實施例與範例詳細揭露如上，惟應瞭解為上述範例僅作為範例，非用以限制專利之範圍。就熟知此技藝之人士而言，自可輕易依據下列申請專利範圍對相關技術進行修改與組合。

11、13、15‧‧‧半導體長條堆疊

10、12、14、16‧‧‧絕緣材料長條

18‧‧‧交錯的氧化矽/半導體長條堆疊

20、22、24、49‧‧‧氧化矽

21、23‧‧‧氮化矽

25、29‧‧‧氧化物幕罩

26、28‧‧‧電荷儲存層

30、31、41‧‧‧多晶矽線

34、35、37、38、151‧‧‧氧化矽線

36、39‧‧‧變窄多晶矽線

32、43、56、57‧‧‧殘留多晶矽

42‧‧‧氧化矽線

47‧‧‧孔洞

48‧‧‧介電層

55‧‧‧多晶矽字元線

58、59、61和63‧‧‧多晶矽線

62、64‧‧‧金屬線

51‧‧‧金屬矽化物

52‧‧‧垂直的多晶矽構件

70、71、72、73、74、75、76、77、78、80、82、84‧‧‧記憶胞

96‧‧‧位元線

106、108‧‧‧串列選擇線

159、162‧‧‧接地選擇線

160、161‧‧‧字元線

112、402、403、404、405、412、413、414、415‧‧‧長條半導體材料

402B、403B、404B、405B、412A、413A、414A、415A‧‧‧階梯狀結構

109、409、419‧‧‧SSL閘極結構

125-1~125-4、425-1~425-n‧‧‧字元線

127、426、427‧‧‧接地選擇線GSL

107、128、428‧‧‧源極線

975‧‧‧積體電路

960‧‧‧具有嵌鑲閘極之三維反及閘記憶體陣列

958‧‧‧平面解碼器

959‧‧‧位元線

961‧‧‧列解碼器

962‧‧‧字元線

963‧‧‧行解碼器

964‧‧‧串列選擇線

965‧‧‧匯流排

967‧‧‧資料匯流排

966‧‧‧感測放大器/資料輸入結構

974‧‧‧其他電路

969‧‧‧狀態機構

968‧‧‧偏壓調整供應電壓

971‧‧‧資料輸入線

972‧‧‧資料輸出線

第3圖顯示一三維記憶陣列裝置的上視圖，其中ONO電荷儲存層於氧化矽線之後但是於多晶矽字元線之前形成，導致此陣列之一個較大尺寸。

第7圖顯示製造一記憶裝置的部份製程剖面示意圖，且顯示形成氧化幕罩於第6圖中的多晶矽線之上。

第8圖顯示製造一記憶裝置的部份製程剖面示意圖，且顯示自第7圖中的多晶矽線各自所形成氧化矽線於具有順形底部表面複數個山脊狀堆疊之上。

第16圖顯示製造一記憶裝置的部份製程剖面示意圖，且顯示進行多晶矽填充於裸露的表面，且各自填充於第15圖中所示分隔氧化矽線的字元線溝渠內。

第19圖是第18圖的替代實施例，顯示製造一記憶裝置的部份製程剖面示意圖，且顯示自第17圖中各自的複數個山脊狀堆疊上的氧化矽-氮化矽-氧化矽資料儲存層上方之多晶矽移除。

第23~25圖顯示不同M形閘極的示意圖。

第27圖是一個具有嵌鑲閘極的三維記憶體結構的範例。

第28圖顯示第23圖中具有嵌鑲閘極的三維記憶體結構的範例之電路示意圖。

第30~37圖顯示製造一記憶裝置的製程上視示意圖。

11、13、15‧‧‧半導體長條堆疊

10、12、14、16‧‧‧絕緣材料長條

20、24‧‧‧氧化矽

23‧‧‧氮化矽

34‧‧‧氧化矽線

51‧‧‧金屬矽化物

58‧‧‧多晶矽線

Claims

一種形成一三維非揮發記憶胞陣列的方法，包含：形成第一複數個材料線於複數個非揮發記憶結構堆疊之上，該第一複數個材料線係藉由第一複數個字元線溝渠將該第一複數個材料線彼此分隔；藉由氧化該第一複數個材料線兩側的材料線自該第一複數個材料線中產生複數個部分氧化的結構，該複數個部分氧化的結構包括複數條氧化物線與第一複數個變窄的材料線接壤，其中該第一複數個變窄的材料線中之變窄的材料線具有較該第一複數個材料線中的材料線更窄的寬度；除去與該複數條氧化物線接壤的該第一複數個變窄的材料線，以形成第二複數個字元線溝渠；以及形成複數條字元線於該第一複數個字元線溝渠及該第二複數個字元線溝渠中的該複數個非揮發記憶結構堆疊之上。
如申請專利範圍第1項之方法，更包含：於除去覆蓋該複數個非揮發記憶結構堆疊的該第一複數個變窄的材料線之後，蝕刻該第二複數個字元線溝渠中覆蓋該複數個非揮發記憶結構堆疊的裸露氧化物；以及形成氧化物覆蓋該第二複數個字元線溝渠中的該複數個非揮發記憶結構堆疊。
如申請專利範圍第1項之方法，其中該複數條氧化線之一條氧化線具有孔洞，該方法更包含：於除去該第一複數個變窄的材料線之後，將該第二複數個字元線溝渠之至少一條字元線溝渠中的殘留材料進行氧化以至少部分填充該孔洞。
如申請專利範圍第1項之方法，更包括：於氧化包含第一及第二材料線表面的該第一複數個材料線兩側的材料線之前，形成覆蓋該第一複數個材料線之第三材料線表面的氧化幕罩，該第三材料線表面將該第一及第二材料線表面結合。
如申請專利範圍第1項之方法，其中形成該第一複數個材料線包括：形成一層材料於該複數個非揮發記憶結構堆疊之上，且自該層材料中除去多餘的材料以保留該第一複數個材料線以及在該第一複數個材料線相鄰的材料線間形成該第一複數個字元線溝渠。
如申請專利範圍第1項之方法，更包含：於形成該第一複數個字元線溝渠之前，形成包括由絕緣材料分隔的複數個長條半導體以及電荷儲存結構覆蓋於複數個長條半導體之上的該複數個非揮發記憶結構堆疊。
一種形成一三維非揮發記憶胞陣列的方法，包含：形成複數個部分氧化的矽線於複數個非揮發記憶結構堆疊之上，該複數個部分氧化的矽線具有複數個未氧化的矽線於該複數個部分氧化的矽線之中間部分及複數個氧化的線於該複數個部分氧化的矽線之外側部分；藉由自複數個部分氧化的矽線之中間部分除去該複數個未氧化的矽線，及保留該複數個部分氧化的矽線之外側部分的該複數個氧化的線，而形成複數個字元線溝渠於該複數個部分氧化的矽線之中；以及形成複數條字元線於該複數個字元線溝渠中的該複數個非揮發記憶結構堆疊之上。
如申請專利範圍第7項之方法，更包含：於除去覆蓋該複數個非揮發記憶結構堆疊的該複數個未氧化的矽線之後，蝕刻該第二複數個字元線溝渠中覆蓋該複數個非揮發記憶結構堆疊的裸露氧化物；以及形成氧化物覆蓋該複數個字元線溝渠中的該複數個非揮發記憶結構堆疊。
如申請專利範圍第7項之方法，更包括：形成覆蓋該複數個非揮發記憶結構堆疊的該複數條矽線之矽線上表面的氧化幕罩；以及將該複數條矽線中矽線的兩個裸露表面氧化。
一種具有三維非揮發記憶胞陣列的積體電路，包含：複數條雙重圖案化的字元線；複數條氧化矽線分隔相鄰的該些字元線；複數個非揮發記憶結構堆疊於該三維陣列中，該複數個非揮發記憶結構堆疊由該複數條字元線及該複數條氧化矽線覆蓋，該複數個非揮發記憶結構堆疊包含一氮化矽層，該複數個非揮發記憶結構堆疊包含一第一部分由該複數條字元線覆蓋及一第二部分由該複數條氧化矽線覆蓋，該第一部分中的該氮化矽層具有較該第一部分中的該氮化矽層更小的厚度。