TW201346288A - 半導體裝置之製造方法 - Google Patents

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TW201346288A
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TW
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semiconductor device
terminal
core material
test
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TW101140111A
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English (en)
Inventor
Hiroshi Nakagawa
Shigeru Takada
Tamotsu Tanaka
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Renesas Electronics Corp
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Abstract

本發明係一種半導體裝置之製造方法，其課題為使半導體裝置之製造效率提昇。解決手段為由使與半導體晶片加以電性連接之複數的外部端子(引線)，和複數之端子(測試端子)(CP)之接觸範圍(31)接觸者，電性連接半導體晶片與測試電路，進行電性試驗。在此，端子(CP)係反覆使用於複數之半導體裝置之電性試驗的構成。另外，端子(CP)之接觸範圍(31)係具備由第1合金所成之芯材(M1)，和被覆芯材(M1)之金屬膜(M2)。另外，金屬膜(M2)係由較第1合金硬度為高之第2合金所成者。

Description

半導體裝置之製造方法
本發明係有關半導體裝置之製造技術，特別是有關適用於觸押測試用的端子於半導體裝置之外部端子而進行電性試驗之工程而有效之技術構成。
對於日本特開2002-250744號公報(專利文獻1)，係記載有使前端部接觸於半導體裝置之電極墊，測試半導體裝置之動作的半導體裝置測試用之探針。
另外，對於日本特開2010-181340號公報(專利文獻2)，係記載有與電極墊接觸時削去墊片表面之高阻抗層而進行測定之電性試驗方法。
另外，對於日本特開2008-249449號公報(專利文獻3)，係記載有於鎢所成之母材的前端，經由金屬電鍍而固定金剛石等之硬質粒子的探針。
另外，對於日本特開平11-111788號公報(專利文獻4)，係記載有形成為細長針狀之晶圓測試用的探針，和以研磨晶圓研磨該探針而除去附著於探針前端之異物者。
[先前技術文獻] [專利文獻]
[專利文獻1]
日本特開2002-250744號公報
[專利文獻2]
日本特開2010-181340號公報
[專利文獻3]
日本特開2008-249449號公報
[專利文獻4]
日本特開平11-111788號公報
對於半導體裝置之製造工程，係包含加以組裝的半導體裝置(半導體封裝)則具備預先設定之電性特性，或試驗是否正確進行動作之電性試驗工程。在此電性試驗工程中，將半導體裝置固定於試驗裝置，由使測試用的端子接觸於半導體裝置之外部端子者，電性連接試驗裝置所具備之試驗用電路與半導體裝置而進行。另外，使測試用的端子接觸於半導體裝置之外部端子而進行電性試驗之情況，從降低測試用的端子與半導體裝置之外部端子之接觸界面的阻抗成分之觀點，作為測試用的端子，使用使前端變尖之細長針形狀(針狀)的端子之方法為有效。由將細長針形狀的端子之前端尖頭部分觸壓於半導體裝置之外部端子，使其深入者，因可擴大測試用之端子與半導體裝置之外部端子的接觸面積之故，可降低接觸界面之阻抗成分。本申請發明者係對於觸壓測試用的端子於半導體裝置之外部端子而進行電性試驗之試驗技術，及半導體裝置之製造技 術進行檢討，發現以下的課題。
近年來進展有半導體裝置之低電壓化，或外部端子之細微化的檢討，對於經由此等之影響，而為了安定地進行電性試驗，係使測試用的端子接觸於半導體裝置之外部端子時之阻抗成分的降低或阻抗成分之不均的抑制則成為重要。因此，本申請發明者們係對於使前端變尖之細長針狀(針狀)的基材表面，例如形成較金(Au)等之基材導電性高的材料所成之金屬膜的技術加以檢討。例如將所謂稱作SK材之碳素鋼所成之基材形成為針狀，以金(Au)之電鍍膜被覆基材表面之情況，可大幅降低與外部端子之接觸阻抗者。
但上述構成之情況，當反覆使用於複數之半導體裝置之電性試驗時，被覆基材表面之金屬膜則磨耗或剝離，而露出有內部之基材。並且，基材與金屬膜係因導電性變大之故，而成為招致接觸阻抗的增大，或接觸阻抗之不均的增大原因。另外，對於半導體裝置之外部端子係從使安裝信賴性提升的觀點，有以焊料材被覆表面之情況，此情況，附著有焊料材於測試用的端子而容易氧化。當附著有焊料材於測試用的端子而氧化時，因測試用的端子表面之阻抗成分增大之故，成為招致接觸阻抗的增大，或者接觸阻抗之不均的增大原因。特別是，測試用端子之表面為金(Au)膜之情況，金(Au)與焊料係親和性高之故，金膜則容易從基材表面剝離。也就是，測試用端子之電性特性則經由反覆使用而容易劣化。如根據本申請發明者們之檢討， 當與半導體裝置之外部端子7萬次~8萬次程度接觸時，電性試驗的結果則成為不安定，而信賴性降低。並且，伴隨著電性試驗的信賴性下降，而招致再試驗數之增加或不良判定品之增加，進而半導體裝置之製造效率則下降。另外，考量有於電性試驗之信賴性下降之前交換成新的測試用端子之方法，但交換頻率變高時，為了交換之維持管理負荷則增大。
本發明係有鑑於上述課題所作為之構成，其目的係提供使半導體裝置之製造效率提升之技術。
另外，本發明之其他目的係提供安定地降低使測試用之端子接觸於半導體裝置之外部端子時之阻抗成分降低之技術者。
另外，本發明之其他目的係提供使使用於半導體裝置之電性試驗之測試用端子之交換頻率降低之技術者。
本發明之前述及其他目的與新的特徵，係可從本說明書的記述及附加圖面了解。
如將在本申請所揭示之發明之中所代表之構成，簡單地進行說明時，如以下。
即，本申請發明之一形態半導體裝置之製造方法係包含：由使與半導體晶片加以電性連接之複數之外部端子，和複數之測試端子之接觸範圍接觸者，電性連接前述半導體晶片與測試電路，進行電性試驗之工程。另外，前述測 試端子係反覆使用於複數之半導體裝置之電性試驗的構成。另外，前述測試端子之前述接觸範圍係具備第1合金所成之芯材，和被覆前述芯材之金屬膜。另外，前述金屬膜係由較前述第1合金硬度為高之第2合金所成者。
將在本申請所揭示之發明之中所代表之構成所得之效果，如簡單地進行說明時，如以下。
即，如根據本申請發明之一形態，可使半導體裝置之製造效率提升者。
(在本申請之記載形式．基本用語．用法的說明)在本申請中，實施形態之記載係因應必要，方便上分為複數的段落等而加以記載，但除了未特別明示內容之情況，此等並非相互各別獨立之構成，而不論記載的前後而為單一例之各部分，另一方則為另一方之詳細一部分或全部的變形例等。另外，作為原則，同樣的部分係省略反覆的說明。另外，在實施形態之各構成要素係無特別明示內容的情況，除了理論上限定其數量的情況及從文章的前後關係未明確的情況，並非為必須的構成。
同樣地在實施形態等之記載中，對於材料，組成等，即使「由A所成之X」等，除了未特別明示內容之情況及從文章的前後關係未明確的情況，亦非為排除包含A以 外之要素的構成者。例如，對於成分而言，為「作為主要成分而包含A之X」等之意思。例如，即使說為「矽構件」等，也並不限定為純粹的矽之構成，而當然亦包含SiGe(矽．鍺)合金或將其他將矽作為主要成分之多元合金，含有其他添加物等之構件者。另外，即使說為鍍金，Cu層，鍍鎳等，除了未特別明示內容之情況，亦並非僅純粹之構成，而作為含有將各金，Cu，鎳等作為主要成分之構件者。
更且，在涉及到特定的數值，數量時，亦無特別明示內容之情況，除了理論上限定其數量之情況及從文章的前後關係未明確的情況，超出其特定的數值之數值亦可，而亦可為不足其特定之數值的數值。
另外，在實施形態之各圖中，同一或同樣的部分係以同一或類似的記號或參照編號顯示，原則上不重複說明。
另外，在附加圖面中，相反地對於成為繁雜之情況或與空隙之區別有明確之情況，係即使有剖面亦有省略影線等情況。對於關連於此，從說明等明確的情況等，即使平面上有閉合的孔，亦有省略背景的輪廓線之情況。更且，並非為剖面，同時為了明示並非空隙之情況，有著附上影線之情況。
<半導體裝置>圖1係顯示本實施形態的半導體裝置之內部構造之概要的透視平面圖，圖2係沿著圖1之A-A線的剖面圖。然而，在圖1中，為了顯示半導體裝置之內部的平面配置，以兩點虛線顯示封閉體6之外緣輪廓 。圖1及圖2所示之本實施形態之半導體裝置之半導體裝置1係埋入半導體晶片2於封閉樹脂(封閉體)6內部之半導體封裝，在此，將從封閉體6突出之外部端子的複數之外引線部5b則形成為鷗翼狀，將QFP(Quad Flat Package)型之半導體裝置1舉出一例而加以說明。
半導體裝置1係具有：表面(主面)2a，位置於表面2a之相反側的背面(主面)2b，及具有形成於表面2a上之複數之墊片(電極墊片，晶片電極，端子)2c之半導體晶片2。對於半導體晶片2之表面2a側(詳細為配置於半導體晶片之基材的半導體基板表面之元件形成面)，係例如形成有電晶體或二極體等之複數的半導體元件，此半導體元件係與形成於表面2a之複數的墊片2c加以電性連接。形成於半導體晶片2之表面2a側之複數的半導體元件係藉由形成於表面2a側(詳細為前述半導體基板之元件形成面與表面2a之間)的未圖示的配線(配線層，晶片配線)加以電性連接，構成電性電路。
另外，半導體裝置1係具有：搭載半導體晶片2之耳片(晶片搭載部，晶片焊片)3，藉由半導體晶片2之複數墊片2c與複數之導線(導電性構件)4而各加以電性連接之複數的引線(外部端子)5，及封閉半導體晶片2及複數之導線4的封閉體(樹脂，樹脂體)6。半導體晶片2係於藉由複數之吊引線7(參照圖1)所支持之耳片3上，藉由黏著材8(參照圖2)加以搭載(固定)，而半導體晶片2之複數的墊片2c係藉由導線4而與外部端子之複數的引線 5各加以電性連接。另外，半導體晶片2及複數之導線4係經由封閉體6加以樹脂封閉。封閉體6係為例如於熱硬化性樹脂，添加二氧化矽等之填充材的絕緣物，如圖2所示，具有上面(面)6a，位置於上面6a之相反側的下面(面)6b，及位置於上面6a與下面6b之間的側面6c。
另外，複數之引線5係各一部分(內引線部5a)則封閉於封閉體6之內部，另一部分(外引線部5b)則從封閉體6露出。此外引線部5b係成為半導體裝置1之外部端子，例如對於由銅(Cu)所成之基材部表面，形成有由焊錫所成之金屬膜(焊錫膜)9。此金屬膜9係稱作外裝電鍍膜，由將金屬膜9形成於外部端子之表面者，在安裝半導體裝置1於未圖示之安裝基板時，可提昇對於導電性接合材之焊錫(圖示係省略)而言之外部端子的潤濕性。構成本實施形態之金屬膜9的焊錫係實質上未含有鉛(Pb)，所謂由鋅系無鉛焊錫所成，例如僅錫(Sn)，錫-鉍(Sn-Bi)、錫-銅(Sn-Cu)、或錫-銅-銀(Sn-Cu-Ag)等。在此，鋅系無鉛焊錫係意味鉛(Pb)的含有量為0.1wt%以下之構成，此含有量係作為RoHs(Restriction of Hazardous Substances)指令基準所訂定。以下，在本實施形態中，對於焊錫，或者焊錫球說明之情況，除了未特別明示其內容之情況，係指鋅系無鉛焊錫。
然而，在圖1及圖2中，因例示QFN型之半導體裝置1之故，複數之引線5係成為從封閉體6之側面6c突出之構造，但半導體封裝之構造係未限於圖1及圖2所示 的例，而例如，作為變形例，可適用於QFN(Quad Flat Non-leaded package)型之半導體裝置(圖示係省略)者。QFN型之半導體裝置之情況，複數之外部端子(外引線部)係在封閉體之下面(安裝面)中從封閉體露出。即使為此QFN型之半導體裝置之情況，在安裝於未圖示之安裝基板時，從提昇對於導電性接合材之焊錫(圖示係省略)而言之外部端子的潤濕性之觀點，於露出面形成焊錫所成之金屬膜(焊錫電鍍膜)為佳。
<半導體裝置之製造方法>，接著，對於圖1及圖2所示之半導體裝置1之製造工程加以說明。圖3係顯示圖1及圖2所示之半導體裝置之組裝流程的說明圖。在本實施形態之半導體裝置1係依照圖3所示之組裝流程加以製造。
1.基材準備工程，圖4係顯示在圖3所示之基板準備工程所準備之引線架的全體構造的平面圖，圖5係擴大顯示圖4之製品形成範圍的擴大平面圖。首先，在圖4所示之基材準備工程中，準備圖4及圖5所示之引線架(基材)10。然而，準備引線架(基材)10，係除了預先，製造圖4及圖5所示形狀之引線架10而使用之實施形態以外，也包含購入由他處(其他事業處或其他事業者)所製造之引線架10而使用之實施形態。
如圖4所示，在本工程所準備之引線架10係於框部(框體)10b之內側具備複數之製品形成範圍10a。詳細為對於引線架10係配置有複數之製品形成範圍10a為行 列狀。複數之製品形成範圍10a係各相當於圖1所示之半導體裝置1之1個分。另外，對於各之製品形成範圍10a之間係配置有由圖3所示之個片化工程，進行切斷之切斷材料之切斷範圍10c。如此，由使用具備複數之製品形成範圍10a之引線架10者，可總括製造複數之半導體裝置1(參照圖1)之故，可使製造效率提昇者。
另外，圖5所示，對於在本工程所準備之引線架10之各製品形成範圍10a係具備有半導體裝置1，既已形成有耳片(晶片搭載部，晶片焊片)3，配置於耳片3周圍之複數的引線(外部端子)5，及支持耳片3之複數的吊引線7。複數的引線5係與壩部10d連接，藉由壩部10d加以連結。另外，複數之吊引線7係各連結於壩部10d，耳片3係藉由吊引線7而連結於壩部10d。也就是，耳片3及複數的引線5係藉由吊引線7及壩部10d而支持於引線架10。也就是，引線架10之構成材料係並非限定於以下之構成，但例如於銅(Cu)，銅合金，銅的表面層積有鎳(Ni)之電鍍膜的構成，或經由於42合金等之鐵系材料所成之金屬板，施以圖案化而加以形成。
2.半導體晶片搭載工程，接著，在圖3所示之半導體晶片搭載工程中，如圖6所示，於各製品形成範圍10a之耳片3上搭載半導體晶片2。圖6係顯示於圖5所示之晶片搭載部上，藉由接著材而搭載半導體晶片之狀態的擴大平面圖。
在本實施形態中，例如，藉由熱硬化性樹脂，或於熱 硬化性樹脂混合銀(Ag)粒子之接著材8而搭載半導體晶片2(接著固定)。搭載方式係例如以使半導體晶片2之背面2b(參照圖2)與耳片3之上面對向的狀態加以搭載，作為所謂正面安裝方式。然而，在此以例說明耳片3尺寸(平面積)較半導體晶片2之尺寸(平面積)尺寸為小的構造(小耳片構造)，但耳片3尺寸係不限定於此。耳片3的尺寸則亦可較半導體晶片2之尺寸為大的構造(大耳片構造)。
3.電性連接工程，接著，在圖3所示之電性連接工程中，如圖7所示，將半導體晶片2之複數之墊片2c，和配置於半導體晶片2之周圍的複數之引線5，藉由複數之導線(導電性構件)4而各加以電性連接。圖7係顯示將圖6所示之半導體晶片之複數之墊片與引線架之複數的引線，藉由複數之導線而各電性連接之狀態的擴大平面圖。在本工程中，例如準備耐熱台(圖示係省略)，於各製品形成範圍10a之耳片3上，將搭載有半導體晶片2之引線架10配置於耐熱台上。並且，例如藉由毛細管(圖示係省略)而供給導線4，經由併用超音波與熱壓著而接合導線4的方式而連接導線4。做為導線4之材料係例如，可舉出金(Au)，銅(Cu)，及此等合金。
4.封閉工程，接著，在圖3所示之封閉工程中，如圖8所示，於各製品形成範圍10a形成封閉體6，經由封閉體而封閉半導體晶片2(參照圖7)，耳片3(參照圖7)，複數之導線4(參照圖7)，及複數之引線5之一部分 (內引線部)。圖8係顯示形成封閉圖7所示之半導體晶片，複數之導線及複數之引線之一部分的封閉體之狀態的擴大平面圖。在本工程中，例如在由未圖示之金屬模夾持圖7所示之引線架10的狀態，壓入樹脂於金屬模內之後使其硬化，經由所謂轉移製模方式而形成圖8所示之封閉體6。此時，設置於成形金屬模之模孔(樹脂壓入空間)則由呈容納於圖8所示之壩部10d之內側地配置者，可抑制樹脂(封閉用樹脂)無秩序地漏出於壩部10d之外側者。
5.電鍍工程，接著，在圖3所示之電鍍工程中，於圖8所示之複數的引線5的表面，形成由焊錫所成之金屬膜(電鍍)。在本工程中，例如將圖8所示之引線架10浸漬於未圖示之電鍍溶液，於從封閉體6露出之金屬部分表面形成圖2所示之金屬膜(焊錫電鍍膜)9。在本實施形態中，例如於焊錫溶液浸漬引線架10，經由電性電鍍方式而形成焊錫膜之金屬膜9。做為焊錫膜之種類係例如可舉出錫-鉛電鍍，無鉛電鍍之純錫電鍍，錫-鉍電鍍等。金屬膜9係如前述，在安裝於安裝基板時，從提升對於導電性接合材之焊錫而言之外部端子的潤濕性的觀點而形成，但如由金屬膜9被覆以構成引線架10之金屬所形成之基材部(基底部)之表面時，金屬膜9之厚度係為薄則佳。在本實施形態中，金屬膜9之厚度係較基底之基材部(基底部)為薄，例如10μm~20μm程度。
6.引線切斷工程(引線成形工程)，接著，在圖3所示之引線切斷工程中，如圖9所示，切斷複數之引線5而 各進行分離。圖9係顯示切斷，分離圖8所示之複數之引線的狀態之擴大平面圖。在本工程中，切斷引線5之外引線部5b，從框部10b(參照圖4)切離。另外，將連結複數之引線5的壩部10d(參照圖7)，在鄰接之引線5之間加以切斷，分離各引線5。複數之引線5的外引線部5b之切斷方法係並無特別加以限定，但於引線架10之下面側，將未圖示之打孔機(切斷刀刃)，而對於上面側係將未圖示的模具(支持夾具)，加以各自配置，由沖壓加工進行切斷。
另外，分離複數之引線5之後，形成複數之引線5。在本實施形態中，如圖2所示，將複數之引線5的各外引線部5b形成為鷗翼狀。將引線5的各外引線部5b成形之方法係無特別加以限定，但例如可由使用成形用之打孔機與模具進行沖壓加工而成形者。經由本工程，複數之引線5係加以各自分離，成為個體。另外，經由本工程，複數之引線5係從引線架10加以切離。
7.個片化工程 接著在圖3所示之個片化工程中，切斷圖9所示之吊引線7，將各製品形成範圍10a從引線架10切離(分離)。由此，可取得加以個片化之半導體裝置1(參照圖1)。個片化方法係並無特別加以限定，切斷金屬模而經由沖壓加工進行切斷之方法者。然而，在本工程所得到之複數的半導體裝置1係檢查前之半完成品(組裝體)的狀態。隨之，本工程之後，進行外觀檢查工程及圖3所示之電性試驗工程，而合格者則成為圖1及圖2所示之完 成品之半導體裝置1。
8.電性試驗工程 接著在圖3所示之電性試驗工程中，流動電流於半導體裝置，進行確認電路中無斷線之情況，或具備特定之(容許值以上之)電性特性之情況的試驗。另外，在本工程中係依據電性試驗的結果，進行良品，不良品的判定，而將不良品除外。以下，對於電性試驗工程加以詳細說明。
<電性試驗裝置(檢查裝置)>首先，對於在圖3所示之電性試驗工程中進行半導體裝置之電性試驗的電性試驗裝置(檢查裝置)的構成加以說明。圖10係模式性顯示進行圖3所示之電性試驗工程之試驗裝置之構成的說明圖，圖11係擴大顯示圖10所示之試驗裝置之插座周邊的要部擴大剖面圖。另外，圖12係擴大顯示圖11所示之測試用之端子的周邊的擴大剖面圖，圖13及圖14係擴大顯示圖12所示之測試用之端子的接觸範圍周邊的斜視圖。
在本實施形態之電性試驗工程，對於半導體裝置1而言進行電性試驗之試驗裝置(電性試驗裝置，檢查裝置)20係具備收容半導體裝置1之插座21，藉由插座21而與半導體裝置1加以電性連接之測試基板(配線基板，性能板)22，及與測試基板22加以電性連接之測試頭23。對於測試頭23係形成有在與半導體裝置1之間進行信號電流之輸出入的測試電路，藉由測試基板22及插座21而與半導體裝置1加以電性連接。另外，在本實施形態中，於測試頭23旁配置有控制部(測試器主體)24，而控制部24係 與測試頭23加以電性連接。對於控制部24係形成有控制電性試驗工程(例如，測試頭23與半導體裝置1之相對位置控制，或為了連續性試驗複數之半導體裝置1的控制)之控制電路。但控制電路之形成場所係並不限定於圖10所示之形態，而例如，作為變形例，可於測試頭23內部形成控制電路者。
如圖11所示，測試頭23係具有搭載測試基板22之基板搭載面的上面23a，並加以固定於測試頭23之上面23a上。固定測試基板22之固定手段係無特別加以限定，但在圖11所示的例中，於測試頭23之上面23a上配置有隔壁25，測試基板22係於隔壁25上，例如螺合加以固定。另外，測試基板22係配置於測試頭23之上面23a，藉由複數之連接端子(端子)26而與形成於測試頭23之電路(前述測試電路)加以電性連接。
另外，測試基板22係具有表面22a，位置於表面22a之相反側的背面22b，搭載配置於表面22a之插座21的插座搭載範圍22c的配線基板。對於表面22a及背面22b係各形成有由複數之配線22b所成之配線圖案。形成於表面22a側之複數的配線22d與形成於背面22b側之複數的配線22d係藉由從測試基板22之表面22a貫通至背面22b之通孔等之傳送路徑(層間導電路徑)22e而各加以電性連接。另外，對於測試基板22係安裝有電容器或線圈等複數之電子構件27，藉由搭載於表面22a側之插座21與配線22d而加以電性連接。在圖11所示的例中，複 數之電子構件27係安裝於背面22b。另外，測試基板22係背面22b則呈與測試頭23之上面23a對向地，藉由經由形成於測試頭23上之隔壁25所圍繞之中空空間而固定於測試頭23上。
另外，固定半導體裝置1之插座21係在測試基板22之表面22a上固定於插座搭載範圍22c。插座21的固定方法係並無特別加以限定，但在本實施形態中，例如螺合加以固定。由此，至少可因應成為測定對象之半導體裝置之品種變更而容易裝卸。插座21係具備由樹脂等之絕緣物所成之主體部21a。主體部21a係具備固定半導體裝置1的面之上面(半導體裝置固定面)21a1，及位置於上面21a1之相反側的下面(測試基板安裝面)21a2。另外，插座21係具備配置於主體部21a之上面21a1側，固定半導體裝置1而保持之固定部(封裝固定部，範圍)21b。固定部21b之周緣範圍係成為較固定部21b之中央範圍為突出之構造，由作為呈容納有半導體裝置1之封閉體6於此突出部分之內側者，可將半導體裝置1配置於特定之位置。也就是，固定部21b之周緣範圍之突出部分係作為進行半導體裝置1之位置配合的位置決定導引而發揮機能。另外，插座21係具備與半導體裝置1之複數的引線5電性連接之複數之端子(測試端子，接觸端子，探針，接觸針)CP。複數之端子CP係***於形成於插座21之主體部21a的複數之貫通孔21c，與形成於測試基板22上之複數的端子(接觸座)22f各加以電性連接。另外，對於 插座21上係配置有將引線5的前端部朝向端子CP壓上之引線按壓構件的按壓夾具(引線按壓構件)28。在本實施形態之電性試驗工程中，由從此按壓夾具28，將按壓力施加於複數之引線5的前端，將複數之引線5的前端部朝向端子CP壓上者，複數之端子CP與複數之引線5則接觸，而可電性連接者。
另外，如圖12所示，端子CP係具備具有與引線5接觸之接觸範圍31的柱塞部PR，配置於柱塞部PR之相反側，包住柱塞部PR之一部分的套筒部SV，及配置於柱塞部PR與套筒部SV之間之作為彈性體之彈簧部SP，作為全體而構成細長的棒狀(針狀)之形狀。在圖12所示的例中，彈簧部SP係線圈彈簧，例如於彈簧鋼所成之芯材表面形成有金(Au)之電鍍膜(金膜)而加以構成。由形成金的電鍍膜於芯材表面者，可減低隔著彈簧部SP之導電路徑之電感成分。另外，套筒部SV係一方的端部(下端部，與柱塞部PR相反側的端部)則成為尖形狀(尖頭形狀)。與端子CP之套筒部SV接觸之端子22f係與套筒部SV之對向面的一部分則沿著套筒部SV之尖頭形狀凹陷，由配置套筒部SV之尖部分於此凹陷範圍者，可配合端子CP之位置。此套筒部SV係於稱作SK材之碳素鋼所成之芯材表面形成有金(Au)之電鍍膜(金膜)而加以構成。由形成金的電鍍膜於芯材表面者，可減低套筒部SV與端子22f之接觸阻抗及電感成分。另外，套筒部SV之另一方的端部(上端部，柱塞部PR側之端部)係成為筒形狀，由作 為可***柱塞部PR之一部分(軸部)於筒體部分SV1內部者，將端子CP之全長(從柱塞部PR之前端至套筒部SV的前端為止之長度)作為可變。另外，對於套筒部SV之筒體部分SV1的根基部係配置有接合彈簧部SP之一方前端的彈簧按壓面SV2，此彈簧按壓面SV2係與筒體部分SV1一體地加以形成。
另外，柱塞部PR係具備在電性試驗工程與引線5接觸之接觸範圍31，和從接觸範圍31朝向套筒部SV延伸為棒狀之軸部(軸範圍)32。柱塞部PR的軸部32係具備將從彈簧部SP所施加之彈性力傳達至接觸範圍31，調整引線5與接觸範圍31之接觸荷重(接觸壓力)的機能。因此，對於軸部32係具備為了***於套筒部SV之筒體部分SV1的棒狀部分32a，和配置於棒狀部分之根基，接合彈簧部SP之另一方前端之彈簧按壓面32b。此軸部32之棒狀部分32a係為了***至套筒部SV之筒體部分SV1，而成為具有較筒體部分SV1之開口徑為小之直徑的細長圓柱形狀。
另外，在電性試驗工程與引線5接觸之接觸範圍31的端部(狀端部，與套筒部SV相反側的端部)則成為尖形狀(尖頭形狀)。在本實施形態中，如圖13及圖14所示，具備複數之尖頭部(尖前端部，頂點部)31a。尖頭部31a的數量並無特別加以限定，但在圖13中各顯示具備4個尖頭部31a的例，在圖14中顯示具備8個尖頭部31a的例。由將接觸範圍31的端部弄尖作為尖頭形狀者，在 電性試驗工程中如圖12所示，接觸範圍31之一部分可深入於引線5者。詳細係引線5之外引線部5b之中，於焊錫所成之金屬膜(焊錫電鍍膜)9深入有端子CP之柱塞部PR的接觸範圍31之尖部分(圖13所示之尖頭部31a)。由此，可使接觸範圍31與檢查對象之引線5的接觸面積擴大者。由此，可減低在電性試驗工程之接觸阻抗者。換言之，可使測試用之端子CP接觸於半導體裝置1(參照圖11)之外部端子之引線5時的阻抗成分減低者。另外，如圖13及圖14例示性地顯示，使用具備複數之尖頭部31a的端子CP情況，當設置複數之尖頭部31a時，引線5(參照圖12)與端子CP的接觸點則增加。其結果，因可由複數之尖頭部31a之中任一確保與引線5之導通之故，可安定地進行試驗。例如為即使由位置調整精確度等之影響，引線5與端子CP之平面位置關係僅有些微偏移之情況，複數之尖頭部31a之中之任一深入於引線5之可能性亦變高。隨之，對於考慮引線5與測試用之端子CP的位置偏移之情況，使用具備複數之尖頭部31a的端子CP者，則從確保引線5與端子CP之連接信賴性的觀點而為理想。
<電性測試工程>，接著，對於使用圖10所示之試驗裝置20的電性試驗工程加以說明。然而，作為組裝半導體裝置之後進行之高溫試驗，有著所謂稱作預燒之加速試驗，但在此預燒中，有著進行導通試驗等簡易之電性檢查的情況。但區別有此預燒與本實施形態之電性試驗工程 。即，預燒係經由溫度與電壓而為了加速檢測，除去半導體裝置之初期不良之工程，其目的為提高在初期故障模式不良之最終檢查的檢測力者。因此，在預燒中，一般在125℃程度之環境下，將較預定使用之電壓為高之電壓，施加於數小時~10小時程度之間半導體裝置而進行。另一方面，在本實施形態說明之電性試驗工程係在製品做法之範圍內，試驗是否可得到設計上所規定之電性特性。
在本工程中，如圖11所示，於插座21之固定部21b，搬送檢查對象之半導體裝置1，而進行配置。搬送半導體裝置1於插座21之方法係未特別加以限定，但例如可使用未圖示之搬運機(搬送裝置)而自動搬送。在配置於插座21之固定部21b上之階段，測試用的端子CP與引線5則雖接觸，但對於使端子CP與引線5之接觸阻抗減低而為了安定進行電性試驗，使端子CP之一部分深入於引線5之一部分為佳。因此，在本實施形態中，在配置半導體裝置1於插座21之固定部21b上之後，由將引線5之前端部朝向端子CP壓上之引線按壓構件的按壓夾具28，按壓引線5。經由此，圖12所示之端子CP之柱塞部PR係經由來自按壓夾具28之按壓力而朝向下方(朝向測試基板22)而加以深入。另外，由壓低柱塞部PR於下方者而彈簧部SP的彈性力則增加。其結果，在端子CP之接觸範圍31中，深入至引線5(詳細為金屬膜9)的力則產生，尖頭部31a(參照圖13，圖14)則深入於引線5之金屬膜9。端子CP與引線5之接觸荷重(接觸時，引線5 則從端子CP受到的加重)係未特別加以限定，但例如，在本實施形態中，係呈成為20gf(約0.2N)~50gf(約0.5N)程度之接觸荷重地，調整彈簧部SP之彈性力。並且，在端子CP深入於引線5之狀態，通電至半導體裝置1，進行確認導通試驗及電性特性之試驗。換言之，在本實施形態中，由使複數之引線5與複數之端子CP接觸者，電性連接半導體裝置1之半導體晶片2(參照圖2)與電性試驗用之測試電路，進行電性試驗。
試驗中，藉由圖11所示之複數之端子CP而通電至半導體裝置1，且由計測從半導體裝置1流動之信號電流等者，確認具備於電路中未有斷線情況或特定之(容許值以上之)電性特性情況。另外，依據電性試驗的結果，進行良品，不良品的判定，而將不良品除外。良品，不良品的分類係例如由在從插座21取出時，將良品與不良品搬送於不同之搬送處而進行。
<測試用之端子的詳細構成>，接著，對於測試用之端子CP的詳細構成加以說明。圖15係顯示圖13或圖14所示之測試用之端子的接觸範圍之前端部分的擴大剖面圖，圖16係顯示對於圖15所示之變形例之測試用之端子的接觸範圍之前端部分的擴大剖面圖。另外，圖41係顯示對於圖15及圖16而言之比較例之測試用之端子的接觸範圍之前端部分的擴大剖面圖，而圖42係顯示圖41所示之前端部分磨耗而露出有芯材的狀態之擴大剖面圖。另外，圖43係顯示附著有焊錫材於圖41所示之前端部分之狀態 的擴大剖面圖，而圖44係顯示圖43所示之前端部分之一部分產生剝離狀態的擴大剖面圖。
對於將圖12所示之端子CP的接觸範圍31深入至引線5，除了使接觸範圍31之前端部變尖以外，以較構成使端子CP深入之金屬膜9的焊錫材為硬的材料而形成為佳。另一方面，從降低端子CP與引線5之接觸阻抗的觀點，端子CP的最表面係例如，由金(Au)等電性阻抗率低的金屬材料被覆為佳。從如此之觀點，如對於圖41所示之本實施形態而言之比較例的端子100，例如考慮以金(Au)之電鍍膜102被覆所謂稱作SK材之碳素鋼所成之芯材101表面的測試用之端子100。然而，圖41所示之端子100係除了構成材料，成為與圖12所示之端子CP相同構成。
未考慮反覆使用而考量僅單1次的電性試驗之情況，即使為使用圖41所示之端子100之情況，亦可抑制接觸阻抗，而安定地進行試驗。但在電性試驗工程中，從製造效率提升的觀點，對於複數之(大量進行量產)半導體裝置1(參照圖11)而言，必須反覆使端子CP接觸進行試驗。圖41之端子100之情況，被覆芯材101表面之電鍍膜102則產生磨耗或剝離，如圖42或圖44所示，較電鍍膜102電性阻抗率為高之芯材101則露出。特別是以金(Au)的膜形成芯材101之表面的情況，因Au膜係容易磨耗之故，至芯材101露出為止可使用的次數為少。即，壽命為短。另外，金(Au)係焊錫材之主成分的錫(Sn)之親和性為 高(容易結合)之故，如圖43所示，於電鍍膜102表面容易附著有被覆引線5表面之焊錫材9a。並且，附著於電鍍膜102之焊錫材9a係由與電鍍膜102結合而成為化合物者，電鍍膜102則成為容易從芯材101剝離而脫落之故，如圖44所示，容易露出有芯材101。另外，即使為未露出有芯材101之情況，附著於端子100之焊錫材9a(參照圖43)產生氧化時，因端子100表面之阻抗成分則增大之故，成為招致接觸阻抗的增大，或接觸阻抗之不均的增大原因。也就是，測試用端子100之情況，由反覆使用而電性特性容易產生劣化。如根據本申請發明者們之檢討，端子100之情況，當進行7萬次~8萬次程度試驗時，電性試驗的結果則成為不安定，而信賴性降低。並且，伴隨著電性試驗的信賴性下降，而招致再試驗數之增加或不良判定品之增加，進而半導體裝置之製造效率則下降。另外，考量有於電性試驗之信賴性下降之前交換成新的測試用端子之方法，但交換頻率變高時，為了交換之維持管理負荷則增大。
另一方面，在本實施形態中，如圖15所示，端子CP1之接觸範圍31則由合金(第1合金)製之芯材M1，和被覆芯材M1之金屬膜M2加以構成，而金屬膜M2係由較構成芯材M1之合金為硬(硬度高)合金(第2合金)加以形成。詳細為構成芯材M1之合金，及構成金屬膜M2之合金係各構成元素之中，以重量比例包含最多之鈀(Pd)元素之鈀合金。也就是，構成芯材M1之合金與構成金屬膜 M2之合金係以重量比例包含最多之構成元素則為共通。更詳細為芯材M1係例如含有鈀(Pd)，銀(Ag)，銅(Cu)之鈀-銀-銅(Pd-Ag-Cu)系合金。各元素之含有比例係例如以重量比例為4：3：3。另一方面，金屬膜M2係各以80：15：5之重量比例而含有鈀(Pd)，銀(Ag)，鈷(Co)之鈀-銀(Pb-Ag)系合金。主要含有鈀元素之鈀合金係具備不易與成為焊錫材之主成分的錫(Sn)結合之特性。因此，由鈀合金製之金屬膜M2被覆端子CP1之接觸範圍31者，可防止乃至抑制對於端子CP1之焊錫材的附著。另外，以鈀單獨之電性阻抗率係與鐵(Fe)同程度，但由添加副元素於此者，可將鈀合金之電性阻抗率作為較以鈀單獨之電性效率為低。作為如此之副元素，例如銀(Ag)或銅(Cu)等，由含有較主元素的鈀(Pd)電性阻抗率為低之元素而合金化者，可降低電性阻抗率至與金(Au)同程度。然而，「元素之電性阻抗率」係作為該元素所成之單體金屬的情況之電性阻抗率，進行評估。例如，較鈀(Pd)元素電性阻抗率為低之元素係指作為單體金屬，較鈀的單體金屬電性阻抗率為低之元素，銀(Ag)或銅(Cu)係相當於此。另外，即使由將由金屬膜M2所被覆之芯材M1作為鈀合金製者，反覆使用端子CP1而芯材M1之一部分露出的情況，亦可防止乃至抑制接觸阻抗之增大。另外，經由於主元素之鈀(Pd)，作為副元素而使鈷(Co)含有作為合金化之時，可提昇合金的硬度。然而，上述之鈀合金的組成係本申請發明者具體檢討之一例，可適用各種變形例。例 如，加上於上述構成，作為副元素可更使鎳(Ni)含有而合金化。經由含有鎳(Ni)之時，可使合金之結晶構造安定化。但，鎳(Ni)元素係與上述之副元素(銀，銅，鈷)做比較，因與錫(Sn)容易結合之故，從防止焊錫材之附著的觀點，鎳的含有比例係作為其他副元素以下者為佳。
但，如對於圖15而言之變形例的圖16所示之端子CP2，可作為未形成金屬膜M2而露出有芯材M1之構造者。換言之，可以1種類之鈀合金的無垢材而構成端子CP2。圖16所示之CP2之情況，如與圖41之比較例之端子100做比較時，可抑制經由反覆使用之電性試驗的信賴性下降。如端子CP2，如由無垢材構成接觸範圍31時，端子CP2之接觸範圍31則即使產生磨耗，接觸範圍31之構成材料係未變化。因此，例如，如圖17所示，端子CP2之前端部分產生磨耗，或經由壓扁而成為平坦化之平坦面31b，在進行電性試驗時未深入於引線5(參照圖12)，與引線5之接觸面積則下降而至接觸阻抗增加為止之間係電性特性為安定。圖17係顯示平坦化圖16所示之前端部分之狀態的擴大平面圖。另外，由提高端子CP2之硬度者，因可使耐磨耗性提昇之故，可使從圖16所示之狀態至圖17所示之狀態為止之反覆使用次數增加。也就是，可延長壽命。
如根據本申請發明者之檢討，如圖16所示，將端子CP2之接觸範圍31，僅由芯材M1(僅單一的合金)而構 成，如將其硬度作為500HV以上時，維氏硬度情況，了解到可50萬次程度之反覆使用者。也就是，可延長較比較例的端子100(參照圖41)7~8倍程度壽命。然而，作為反覆使用次數之評估指標，使用端子CP與引線5之接觸阻抗超出1 Ω為止之接觸次數。以下，除了特別說明不同之評估指標內容之情況，對於提及反覆使用之次數時係使用同樣之評估指標。另外，維氏硬度係指在維氏硬度試驗，以永久凹陷之表面積[mm2]除以試驗荷重[N]的值。另外，維氏硬度試驗係指將以作為對面角為136°之正四角錐金剛石所作成之金字塔形的壓頭壓入於材料表面，從除了荷重之後所殘留之凹下的對角線長度[mm]算出表面積[mm2]之硬度試驗法。在以下的說明中，對於硬度，將單位作為HV而說明時係顯示此維氏硬度。
另外，本申請發明者係為了更延長壽命，進行使端子CP2耐磨耗性提昇的檢討。從使端子CP2耐磨耗性提昇的觀點，提高芯材M1之硬度為佳，但當提高芯材M1之硬度時，了解到產生有以下新的課題。即，從在電性試驗工程，將端子CP2之一部分深入於引線5(參照圖12)之金屬膜9(參照圖12)的觀點，芯材M1之接觸範圍31的前端部分係如圖16所示，有必要作為尖的狀態，但將芯材M1加硬時，形成此尖頭形狀之加工則變為困難。特別是如圖13或圖14所示，形成複數之尖頭部31a的加工則變為困難。如前述，將芯材M1作為鈀-銀-銅(Pd-Ag-Cu)系合金之情況，將完成(如後述，施以熱處理之後的 )芯材M1之硬度，以維氏硬度表示時，為500HV程度。對於硬度為500HV程度之材料而言，施以細微加工係非常困難。
因此，圖16所示之端子CP係例如，如以下加以形成。圖18係模式性顯示圖16所示之端子CP的製造工程之說明圖。首先，準備構成芯材M1之合金製的棒材(棒狀構件，圓柱構件)M0。棒材M0的硬度係例如為200HV~300Hv程度。接著，對於棒材M0而言施以切削加工(例如使用旋盤之切削加工)，例如，成形為柱塞部PR之形狀之後，施以熱處理而使芯材M1硬化。由此，熱處理後之芯材M1係成為500HV程度的硬度。熱處理條件係例如，如在300℃前後進行2分~3分鐘程度加熱即可。進行熱處理之前之芯材M1的硬度則如為200HV~300HV程度，如圖13或圖14所示，即使為複雜之前端形狀，亦可比較容易地形成。圖12所示之套筒部SV及彈簧部SP係各自個別地形成，由組裝柱塞部PR，套筒部SV，及彈簧部SP者，形成端子CP。如此，在本實施形態中，由在經由切削加工而成形之後進行熱處理者，如圖16所示，得到具有500HV程度的硬度，且於接觸範圍31具有複數之尖頭部31a之端子CP2。如此，圖16所示之端子CP2的硬度係可作為500HV程度，但將作為無構材所構成之端子CP2的硬度，作為較500HV為更高情況則為困難。換言之，以無構材而構成端子CP之情況，更延長壽命係為困難。
因此，本申請發明者係更進行檢討，如圖15所示，由作為將芯材M1之表面，以較芯材M1為硬(硬度高)之金屬膜M2被覆之端子CP1之構造者，發現使耐磨耗性提昇。另外，於構成元素含有鈷(Co)之鈀合金的金屬膜M2係例如，因可經由電鍍法而形成之故，可容易地被覆芯材M1的表面。
圖15所示之端子CP1係例如，如以下加以形成。圖19係模式性顯示圖15所示之端子CP的製造工程之說明圖。首先，準備構成芯材M1之合金製的棒材(棒狀構件，圓柱構件)M0。棒材M0的硬度係例如為200HV~300Hv程度。接著，對於棒材M0而言施以切削加工(例如使用旋盤之切削加工)，例如，形成為柱塞部PR之形狀。接著，將所成形之芯材M1浸漬於電鍍液，例如經由電性電鍍法，於芯材M1表面形成金屬膜M2。在以電鍍法所形成之狀態的金屬膜M2的硬度係例如300HV~400HV程度。接著，由進行熱處理(例如以300℃前後進行2分~3分鐘程度加熱)於芯材M1及被覆芯材M1之金屬膜M2者，使芯材M1及金屬膜M2硬化。熱處理後之芯材M1的硬度係500HV程度，而金屬膜M2之硬度係較芯材M1為高，例如成為650HV~700HV程度。然而，亦考量有在施以熱處理於芯材M1之後形成金屬膜M2之方法，但此情況，成為對於芯材M1而言施以複數次之熱處理情況。因此，在對於金屬膜M2施以熱處理時，芯材M1則經由退火而有軟化之情況。隨之，從確實使 芯材M1硬化之觀點，在對於芯材M1施以熱處理之前，形成金屬膜M2，總括進行熱處理為佳。另外，對於芯材M1與金屬膜M2總括施以熱處理時，在芯材M1與金屬膜M2之接合界面的接合強度則增大。因此，從防止乃至抑制金屬膜M2則從芯材M1剝離之觀點，對於芯材M1與金屬膜M2總括施以熱處理為佳。
如上述所形成之端子CP1係當表面硬度為650HV~700HV程度時，較圖16所示之端子CP2的表面變為更硬。因此，因可使耐磨耗性提昇之故，可更延長壽命。圖20係顯示圖15所示之前端部分磨耗而露出有芯材的狀態之擴大剖面圖。另外，圖21係顯示平坦化圖20所示之前端部分之狀態的擴大平面圖。如根據本申請發明者之檢討，在圖15所示之端子CP1中，對於金屬膜M2之膜厚作為2μm之情況，係例如，如圖20所示，於至露出有芯材M1為止之間，了解到可100萬次程度之反覆使用。換言之，可延長較比較例之端子100(參照圖41)為14~16倍程度，較圖16所示之端子CP2為2倍程度之壽命。
另外，端子CP1係由將芯材M1及金屬膜M2各作為鈀合金者，即使為如圖20所示露出有芯材M1之情況，亦可抑制電性特性之劣化。換言之，構成芯材M1之合金及構成金屬膜M2之合金之中，以最大比例(重量比例)而含有之元素則共通之故，即使為露出有芯材M1之情況，亦可抑制電性特性之劣化。特別是芯材M1及金屬膜 M2則由作為各副元素而含有銀(Ag)元素等，較鈀電性阻抗率為低之元素者，可將芯材M1與金屬膜M2之電性阻抗率作為同程度。例如，如圖21所示，端子CP1之前端部分產生磨耗，或經由壓扁而成為平坦化之平坦面31b，在進行電性試驗時未深入於引線5(參照圖12)，與引線5之接觸面積則下降而至接觸阻抗增加為止之間係電性特性為安定。隨之，如根據本實施形態，金屬膜M2產生磨耗而至露出有芯材M1為止係使金屬膜M2與引線5(參照圖12)接觸而進行電性試驗，如圖20所示，露出有芯材M1之後係可使芯材M1與引線5接觸而進行電性試驗。換言之，即使為進行100萬程度之反覆使用，如圖20所示，露出有芯材M1之情況，從此更加地芯材M1產生磨耗，如圖21所示至加以平坦化為止(接觸阻抗則至超過1 Ω為止)係可安定地進行電性試驗。又換言之，合計至露出有芯材M1為止之100萬次與露出有芯材M1之後之50萬次，成為可150萬次程度之反覆使用。另外，芯材M1及金屬膜M2係因各由鈀合金加以構成之故，可防止乃至抑制約150萬次之反覆使用之間，焊錫材附著於端子CP1而阻抗值上升之情況。
如此，如根據本實施形態，可延長使測試用之端子CP1，CP2接觸於半導體裝置1(參照圖11)之外部端子的引線5(參照圖11)時之阻抗成分降低之期間(壽命)。換言之，可安定地使端子CP1，CP2與引線5之接觸阻抗降低。因此，可降低端子CP1，CP2之交換頻率。其結 果，可使半導體裝置1之製造效率提昇。
另外，比較於形成於圖41所示之端子100表面的金(Au)所成之電鍍膜102，形成於圖15所示之端子CP1表面之金屬膜M2係硬度高(大)。另外，圖16所示之端子CP1之芯材M1係比較於圖41所示之電鍍膜102，硬度高(大)，因此，可縮小使端子CP1，CP2接觸於引線5(參照圖12)時，端子CP1，CP2之接觸範圍31產生變形的量(經由磨耗而削減的量或經由按壓力而壓扁的量，或者焊錫附著而脫落的量)。另外，對於反覆使用端子CP1，CP2之情況，係得到每次使端子CP1，CP2與引線5接觸而縮小接觸範圍31之變形量的效果。其結果，端子CP1，CP2之壽命則延長，可增加接觸次數。
<測試用之端子的再生處理方法>如前述，端子CP1，CP2係可較比較例之端子100大幅度地延長壽命，但如圖17或圖21所示，加以平坦化之後，經由施以再生處理而更可使壽命延長。在以下，如圖17或圖21所示，對於前端部分則在平坦化之後施以再生處理之方法，詳細加以說明。圖22係顯示研磨前端部平坦化之端子而再生之工程的擴大剖面圖。另外，圖23係顯示圖22所示之研磨薄片之構成的擴大剖面圖。另外，圖24係顯示將圖23所示之研磨治具觸壓於圖17所示之測試用之端子的平坦化的面之狀態的擴大剖面圖。另外，圖25係顯示圖24所示之研磨治具振動方向的擴大剖面圖，圖26係顯示圖25所示之平坦面與研磨治具之平面的位置關係之透視平面圖 。另外，圖27係顯示研磨圖25所示之端子之後的狀態之擴大剖面圖，圖28係顯示研磨圖26所示之端子之後的狀態之透視平面圖。然而，在圖24~圖28中，為了簡單，而例示性地顯示對於圖17所示之端子CP2施以研磨處理之方法，但對於施以研磨處理於圖21所示之端子CP1之情況，亦可同樣地適用。
在本實施形態中，例如，如圖17或圖21所示，經由對於前端部平坦化之端子CP而言施以研磨處理之時，端部再次變尖而使其再生。如上述，在本實施形態中，端子CP之接觸範圍則由主元素共通之合金材料所成，即使表面被削減，亦可防止乃至抑制電性特性之下降之故，可研磨前端部而施以再生處理。
詳細為如圖22所示，在安裝複數之端子CP於插座21之狀態，於複數之端子CP的接觸範圍31之各端部觸壓研磨治具40。對於研磨治具40之一方的面(研磨面40a)係如圖23所示，依序層積有接著層41，薄膜層42，彈性體層43及研磨磨粒層44。薄膜層42係例如PET(聚乙烯對苯二甲酸酯)等之樹脂薄膜，於一方的面形成有接著層(黏著層)41，而於另一方的面形成有彈性體層43。另外，形成於薄膜層42下面之彈性體層43係在觸壓研磨治具40於端子CP(參照圖22)而研磨時，研磨磨粒層44則呈依照被研磨面而彈性變形地，例如以發泡胺甲酸乙酯等之彈性體加以構成。另外，對於形成於彈性體層43之一方的面(下面)之研磨磨粒層44，係例如粒徑 為3μm程度之氧化鋁(Al2O3)粒子的複數之磨粒44a則藉由樹脂接著材44b而接著於彈性體層43。
當將研磨治具40觸壓於端子CP之接觸範圍31的端部時，如圖24所示，彈性體層43則依照端子CP之被研磨面(經由反覆使用，磨耗而平坦化之平坦面31b)而彈性變形，複數之磨粒44a則靠合於端子CP之接觸範圍31。換言之，於形成在研磨治具40之研磨面40a(參照圖23)之彈性體層43，由深入有端子CP之被研磨面(經由反覆使用，磨耗而平坦化之平坦面31b)者，複數之磨粒44a則靠合於被研磨面之周圍。此時之研磨治具40與端子CP之接觸荷重係可經由將研磨治具40朝向端子CP而壓入之按壓力，和端子CP之彈簧部SP(參照圖12)而控制。
接著，如附上箭頭45於圖25及圖26所示，在觸壓端子CP之狀態(深入有端子CP之狀態)，使研磨治具40振動，研磨端子CP之平坦化的面。由此，優先地研磨圖25所示之平坦面31b的周緣部，如圖27所示，可再次將端子CP的端部變尖。然而，使端子CP的端部變尖的程度係作為與使用開始前同樣的狀態(例如圖16所示之狀態)者為特別理想，但此研磨工程係成為在芯材M1硬化至500HV程度之後進行之故，對於為了變尖至與使用開始前同樣的狀態係研磨處理時間則變長。另外，例如，如圖27或圖28所示，平坦面31b之面積則如變為較研磨前小時，在前述之電性試驗工程中，可將端子CP之接觸 範圍31的一部分深入於引線5。隨之，至少在本工程中，平坦面31b之面積則與研磨處理開始前做比較，至變小為止，由施以研磨處理者，可再生端子CP。在本工程使端子CP的前端變尖的程度，係亦經由觸壓端子CP的端子之材質或形狀而有差異，但實效上，平坦面31b之面積至成為一半以下施以研磨處理則特別理想。
另外，對於在施以研磨處理時，如圖25所示，沿著平坦面31b(水平方向)，使研磨治具40振動者為佳。由此，可有效率地研磨平坦面31b之周緣部。另外，如圖26所示，沿著平坦面31b(水平方向)於相互交叉之複數的方向(例如在圖26中，垂直交叉的二個方向)，使研磨治具40振動，或者沿著平坦面31b使研磨治具40旋轉運動者為佳。由此，在平坦面31b之周緣部，可防止乃至抑制研磨不足之範圍產生的情況。
但作為施以研磨處理於端子CP之方法，係考量有從插座21卸下端子CP而研磨之方法。但因從插座21卸下端子CP，於研磨後再次組裝之必要產生之故，作業則變為煩雜。在本實施形態中，因在安裝於插座21之狀態，再生複數之端子CP之故，可使作業效率，也就是含有再生作業之半導體裝置之製造效率提昇。
<變形例>以上，將經由本發明者所成之發明，依據實施形態已具體做過說明，但本發明並不限定於前述實施形態，在不脫離其內容之範圍當然可做各種變更。
例如，在前述實施形態中，對於以鈀合金形成端子 CP之柱塞部PR全體之實施形態加以說明過，但至少端子CP之接觸範圍31為合金，如以滿足使用圖15或圖16而說明之條件的合金加以形成，其他部分之構成係不限定於此等。但對於考慮柱塞部PR之形成容易度之情況，如在前述實施形態所說明地，以鈀合金形成端子CP之柱塞部PR全體者為佳。
另外，例如，在前述實施形態中，對於芯材M1產生磨耗而加以平坦化之後進行研磨而再生之實施形態已做過說明。但作為變形例，未進行研磨工程，而在芯材M1產生磨耗而加以平坦化之狀態(圖17或圖21所示之狀態)，可作為將複數之端子CP交換為新的物品，或各插座21交換為新的物品之實施形態。從端子CP之壽命延長之觀點係進行再生處理者為佳，但從製造效率的提升之觀點係對於研磨處理所需之作業增加之故，亦有可不進行研磨處理之情況。
另外，在前述實施形態中，對於作為檢查裝置之一例而直接搭載插座21於測試基板22之構造加以說明過，但插座21之搭載構造係不限定於此等，而例如可將插座21搭載於未圖示之界面基板，再將界面基板與測試基板22電性連接。此情況，經由製品變更等而產生連接電路之變更時，如修正界面基板，在有可對應之情況的點而為有利。但從縮短電性連接測試電路與插座21之導電路徑距離之觀點，係如在前述實施形態說明地，直接搭載插座21於測試基板22者為佳。
另外，在前述實施形態中，作為成為檢查對象之半導體裝置的例，舉出QFP型之半導體裝置1而說明過，但成為檢查對象之半導體裝置的封裝形態係不限定於QFP型等之引線架型。例如，如圖29~圖30所示，將半導體晶片2搭載於基材之配線基板51上，於與配線基板的晶片搭載面(表面51a)相反側的面(背面51b)，將複數之外部端子(焊錫球52)配置成行列狀(矩陣狀)，可適用於所謂區域陣列型之半導體裝置50。圖29係顯示對於圖1而言之變形例的半導體裝置之內部構造之概要的透視平面圖，圖30係顯示圖29所示之半導體裝置之背面側的平面圖，圖31係沿著圖29之A-A線的剖面圖。然而，圖29係為透明平面圖之故，圖31所示之封閉體6係省略圖示。以下，簡單地將在前述實施形態說明之半導體裝置1的不同點為中心加以說明。
半導體裝置50係具有搭載於配線基板51之表面51a上的半導體晶片2，電性連接半導體晶片2與配線基板51之複數的導電性構件(在本實施形態中為導線4)，封閉半導體晶片2及複數的導線4之封閉體(樹脂體)6，及形成於配線基板51之背面51b側，且與半導體晶片2加以電性連接之複數的焊錫球(外部端子，焊錫材)52。然而，焊錫球52係為了電性連接半導體裝置1與安裝基板(母板)之外部端子，以前述之無鉛焊錫加以構成。
在圖29~圖31所示的例中，使半導體晶片2之背面2b與配線基板51之表面51a對向加以安裝，經由所謂正 面安裝方式而將半導體晶片2搭載於基材之配線基板51上。在正面安裝方式中，經由導線接合方式電性連接半導體晶片2與配線基板51。即，將形成於半導體晶片2之表面2a上之複數的墊片2c，和成露出於配線基板51之表面51a側地，在平面視配置於半導體晶片2周圍之複數的接合引線(端子，接合墊片)53，藉由複數的導線4而電性連接。另外，於配線基板51之表面51a上形成封閉體6，由封閉半導體晶片2及複數之導線4者，防止乃至抑制導線4之變形。
另外，對於位置於配線基板51之表面51a的相反側之背面51b係形成有複數之焊錫球52。複數之焊錫球52係藉由形成於配線基板51之複數的配線55而與形成於表面51a側之接合引線53加以電性連接。也就是，半導體晶片2之複數的墊片2c係與複數之焊錫球52加以電性連接。由此，對於將半導體裝置50安裝於未圖示之安裝基板時，將焊錫球52接合於安裝基板的端子(圖示係省略)而加以電性連接。也就是，焊錫球52係成為半導體裝置50之外部電極(外部連接端子)。
另外，如圖2所示，複數之焊錫球52係行列狀地配置於配線基板51之背面51b側。半導體裝置50係複數之外部端子則行列狀地配置於配線基板51之背面(安裝面)51b側之區域陣列型之半導體裝置。區域陣列型之半導體裝置係可將配線基板51之背面51b側作為外部電極之配置空間而有效地活用。因此，例如，與作為搭載QFP 或QFN(Quad Flat Non-leaded Package)等，半導體晶片之基材而使用引線架之半導體裝置做比較，在可增加外部端子的數量情況的點而為有利。
然而，作為區域陣列型之半導體裝置係如圖29~圖31所示之半導體裝置50，除了作為外部端子而安裝有焊錫球52之BGA(Ball Grid Array)型半導體裝置之外，例如，亦有為了安裝焊錫等之接合構件之金屬銲點(外部端子)54露出之LGA(Land Grid Array)型之半導體裝置等。另外，為了容易安裝於未圖示之安裝基板，即使為LGA型，亦有於金屬銲點54之露出面，薄薄地塗佈焊錫材之情況。
<區域陣列半導體裝置之製造工程>接著，對於圖29~圖31所示之半導體裝置50的製造工程，將與前述實施形態之不同點為中心加以說明。圖32係顯示圖29~圖31所示之半導體裝置之組裝流程的說明圖。
1.基材準備工程，首先，在圖32所示之基材準備工程中，準備圖33~圖35所示之配線基板(基材)60。圖33係顯示在圖32所示之基板準備工程所準備之引線架的全體構造的平面圖，圖34係擴大顯示圖33之製品形成範圍的擴大平面圖。另外，圖35係顯示圖34所示之配線基板之背面側的擴大平面圖。然而，準備配線基板(基材)60，係除了預先，製造圖33~圖35所示之配線基板60而使用之實施形態以外，也包含購入由他處(其他事業處或其他事業者)所製造之配線基板60而使用之實施形 態。
如圖33所示，在本工程所準備之配線基板60係於框部(框體)10b之內側具備複數之製品形成範圍10a。詳細為對於配線基板60係配置有複數之製品形成範圍10a為行列狀。也就是，配線基板60係所謂採取多數個基板。如此，由使用具備複數之製品形成範圍10a之配線基板60者，可總括製造複數之半導體裝置50(參照圖29)之故，可使製造效率提昇者。
各製品形成範圍10a係相當於圖29~圖30所示之配線基板51之1個分，形成配線基板51之各構件。例如，如圖34所示，對於各製品形成範圍10a之表面51a係形成有晶片搭載範圍(晶片搭載部)51c，和排列配置於晶片搭載範圍51c之周圍，從被覆表面51a之絕緣膜露出之複數的接合引線(端子，接合墊片)53。另外，如圖35所示，對於配線基板60之背面51b係於各製品形成範圍10a，行列狀地配置有從被覆背面51b之絕緣膜露出之複數的金屬焊點54。另外，對於各製品形成範圍10a之間係配置有由圖32所示之個片化工程，進行切斷之切斷材料(切斷預定範圍)之切斷範圍10c。另外，對於配線基板60之各製品形成範圍10a係形成有複數之配線55(參照圖31)，而表面51a側之複數的接合引線53與背面51b側之複數的金屬焊點54係藉由複數之配線55而加以電性連接。此複數之接合引線53，複數之金屬焊點54，及複數之配線55等之導體圖案係可於成為核心材之絕緣 層表面，例如經由電性電鍍而形成者。另外，對於複數之配線55係亦包含有表面51a，背面51b之中，從一方的面連接至另一方的面之層間導電路徑(穿孔)。
2.半導體晶片搭載工程，接著，在圖32所示之半導體晶片搭載工程中，如圖36所示，於各製品形成範圍10a上搭載半導體晶片2。圖36係顯示於圖35所示之晶片搭載部上，藉由接著材而搭載半導體晶片之狀態的擴大平面圖。
在本實施形態中，例如，藉由熱硬化性樹脂，或於熱硬化性樹脂混合銀(Ag)粒子之接著材8(參照圖31)而搭載半導體晶片2(接著固定)。搭載方式係例如以使半導體晶片2之背面2b(參照圖2)與耳片3之上面對向的狀態加以搭載，作為所謂正面安裝方式。
3.電性連接工程，接著，在圖32所示之電性連接工程中，如圖37所示，將半導體晶片2之複數之墊片2c，和配置於半導體晶片2之周圍的複數之引線5，藉由複數之導線(導電性構件)4而各加以電性連接。圖37係顯示將圖36所示之半導體晶片之複數之墊片與配線基板之複數的接合引線，藉由複數之導線而各電性連接之狀態的擴大平面圖。
4.封閉工程 接著，在圖32所示之封閉工程中，如圖38所示，形成封閉體6，經由封閉體6而封閉半導體晶片2(參照圖37)及複數之導線4(參照圖37)。圖38係顯示形成封閉圖37所示之半導體晶片及複數之導線的封 閉體之狀態的平面圖。然而，在圖38中，將複數之製品形成範圍10a配置於一個模孔內而總括進行封閉之MAP(Matrix Array Package)方式的例。在本工程中，例如在由未圖示之金屬模夾持圖37所示之配線基板60的狀態，壓入樹脂於金屬模內之後使其硬化，經由所謂轉移製模方式而形成圖38所示之封閉體6。
5.球架工程 接著，在如圖32所示之球架工程中，於各形成於圖35所示之配線基板60之背面51b側的複數之金屬焊點54，搭載複數之焊錫球(焊錫材)52。當詳細說明時，首先，如圖38所示，使配線基板60之上下反轉，在配線基板60之背面51b，於從絕緣膜露出之複數之金屬焊點54各配置複數之焊錫球52。接著，對於配置焊錫球52之配線基板60施以熱處理(迴焊)，使各複數之焊錫球52熔融而與複數之金屬焊點54各自接合。在迴焊工程中，將配線基板60配置於迴焊爐，加熱至較焊錫球52的熔點為高的溫度，例如，260℃以上。被覆背面51b之絕緣膜係為抗焊劑膜之故，可防止鄰接之焊錫球52彼此的接合(橋接)。
然而，在本工程中，為了確實接合焊錫球52與金屬焊點54，而例如，使用稱作助熔劑之活性劑而接合。助熔劑係例如，由與形成於焊錫球52表面之氧化膜接觸者，因可除去此之故，可使焊錫球52之潤濕性提昇。對於如此使用助熔劑而接合之情況，於熱處理後，進行為了除去助熔劑成分之殘渣的洗淨。
另外，對於前述之LGA之製造工程的情況，本工程係可省略。但對於薄薄地將焊錫材塗佈於金屬銲點54之露出面的情況，在本工程中塗佈焊錫電糊(混合焊錫成分與助熔劑成分之電糊材)。
6.個片化工程 接著在圖32所示之個片化工程中，沿著圖34所示之切斷範圍(切割線)10c而切斷配線基板60(及封閉體6)，將各製品形成範圍10a作為個片化。由此，可取得半導體裝置50(參照圖29~圖31)。個片化方法係無特別加以限定，但可適用沿著切斷範圍10c移動切割刀片(切斷刀刃)施以切削加工，進行切斷之方法。然而，在本工程所得到之複數的半導體裝置50係檢查前之半完成品(組裝體)的狀態。隨之，本工程之後，進行外觀檢查工程及圖32所示之電性試驗工程，合格者則成為完成品之半導體裝置1。
7.電性試驗工程 接著在圖3所示之電性試驗工程中，流動電流於半導體裝置，進行確認電路中無斷線之情況，或具備特定之(容許值以上之)電性特性之情況的試驗。另外，在本工程中係依據電性試驗的結果，進行良品，不良品的判定，而將不良品除外。以下，對於區域陣列型之半導體裝置而言之電性試驗工程，將與前述實施形態之不同點為中心加以說明。
對於區域陣列型之半導體裝置50進行電性試驗之情況，首先，如圖38所示，端子CP之配置則不同。圖38係顯示對於圖11而言之變形例的檢查裝置之插座周邊之 擴大剖面圖。半導體裝置50係因外部端子之焊錫球52則如圖30所示，行列狀地配置於配線基板51之背面51b之故，端子CP係對應於焊錫球52之配列，如圖38所示，於配線基板51之背面51b與測試基板22之表面22a之間，配列為行列狀(矩陣狀)。另外，如圖11所示，因以按壓夾具28壓上外部端子(引線5)之前端部情況係為困難之故，例如將如圖38所示之按壓夾具(按壓構件)29配置於封閉體6之上面，將半導體裝置50全體朝向端子CP壓上。由此，從來自按壓夾具29的按壓力，和端子CP之彈簧部SP(參照圖12)之彈性力的關係，可以特定之接觸壓力(接觸荷重)之範圍內而使各複數之端子CP與複數之焊錫球52接觸。
但如焊錫球52將焊錫材形成為球狀之情況，焊錫材之厚度係容易成為較在前述實施形態說明之情況為厚。例如，在前述實施形態中，圖2所示之焊錫電鍍膜之金屬膜9之厚度係較基底之基材部(基底部)為薄，例如10μm~20μm程度。另一方面，焊錫球52之厚度係與球的直徑同等之故，容易成為較此為厚。因此，使端子CP深入至焊錫球52而進行電性試驗之情況，端子CP之接觸範圍31之端部則有不易壓扁(不易平坦化)之傾向。
另外，如焊錫球52，使端子CP深入至球狀之外部端子之情況，如圖39所示，可使焊錫球52之一部分，並非端子CP之接觸範圍的尖頭部(頂點部)31a而可深入至尖頭部31a之間的稜線部(峰部，傾斜部)31c。圖39係 顯示使焊錫球與接觸端子接觸時之一例的擴大剖面圖。使焊錫球52深入至尖頭部31a之情況，每次進行電性試驗，尖頭部31a則最初進行接觸，而最初接觸時之接觸面積為小之故，從尖頭部31a，磨耗或變扁則容易進展。另一方面，如圖39所示，使焊錫球52深入至稜線部31c之情況，焊錫球52與端子CP之接觸範圍則在最初接觸時之接觸面積變大之故，可使壓力分散。因此，趨緩磨耗或變扁之進展，可延長壽命。
另外，在前述實施形態中，對於形成複數之尖頭部31a於接觸範圍31之實施形態已做過說明，但尖頭部31a係不限於複數，例如，如圖40所示，可作為具有一個尖頭部31a之形狀者。圖40係擴大顯示對於圖13及圖14所示之變形例之測試用之端子的接觸範圍周邊的斜視圖。如圖40所示，具有一個尖頭部31a之端子CP係例如有效適用於前述之LGA型之半導體裝置之電性試驗工程。LGA型之半導體裝置之情況，於使端子CP接觸之金屬銲點54(參照圖31)的周圍，配置有抗焊劑膜等之絕緣膜，當使端子CP深入於金屬銲點54時產生有位置偏移時，有著尖頭部31a弄傷絕緣膜之擔憂。因此，如圖40所示，如將尖頭部31a作為一個時，可降低尖頭部31a弄傷絕緣膜之風險。
[產業上之可利用性]
本發明係可廣泛利用於進行電性試驗之半導體裝置。
1、50‧‧‧半導體裝置
2‧‧‧半導體晶片
2a‧‧‧表面(主面)
2b‧‧‧背面(主面)
2c‧‧‧墊片(電極墊片，晶片電極，端子)
3‧‧‧耳片(晶片搭載部，晶粒墊片)
4‧‧‧導線(導電性構件)
5‧‧‧引線(外部端子)
5a‧‧‧內引線部
5b‧‧‧外引線部
6‧‧‧封閉部(樹脂體)
6a‧‧‧上面
6b‧‧‧下面
6c‧‧‧側面
7‧‧‧吊引線
8‧‧‧接著材
9‧‧‧金屬膜
9a‧‧‧焊錫材
10‧‧‧引線架(基材)
10a‧‧‧製品形成範圍
10b‧‧‧框部
10c‧‧‧切斷範圍
10d‧‧‧壩部
20‧‧‧試驗裝置(電性試驗裝置，檢查裝置)
21‧‧‧插座
21a‧‧‧主體部
21a1‧‧‧上面
21b‧‧‧固定部
21c‧‧‧貫通孔
22‧‧‧測試基板
22a‧‧‧表面
22b‧‧‧背面
22c‧‧‧插座搭載範圍
22d‧‧‧配線
22f‧‧‧端子(接觸座)
23‧‧‧測試頭
23a‧‧‧上面
24‧‧‧控制部
25‧‧‧隔壁
27‧‧‧電子構件
28、29‧‧‧按壓夾具
31‧‧‧接觸範圍
31a‧‧‧尖頭部(頂點部)
31b‧‧‧平坦面
31c‧‧‧稜線部(峰部，傾斜部)
32‧‧‧軸部
32a‧‧‧棒狀部分
32b‧‧‧面
40‧‧‧研磨治具
40a‧‧‧研磨面
41‧‧‧接著層(黏著層)
42‧‧‧薄膜層
43‧‧‧彈性體層
44‧‧‧研磨磨粒層
44a‧‧‧磨粒
44b‧‧‧樹脂接著層
45‧‧‧箭頭
51‧‧‧配線基板(基材)
51a‧‧‧表面
51b‧‧‧背面
51c‧‧‧晶片搭載範圍(晶片搭載部)
52‧‧‧焊錫球(外部端子，焊錫材)
53‧‧‧接合引線
54‧‧‧金屬銲點(外部端子)
55‧‧‧配線
60‧‧‧配線基板(基材)
100‧‧‧端子
101‧‧‧芯材
102‧‧‧電鍍膜
CP，CP1，CP2‧‧‧端子(測試端子，接觸端子，探針，接 觸針)
M0‧‧‧棒材(棒狀構件)
M1‧‧‧芯材
M2‧‧‧金屬膜
PR‧‧‧柱塞部
SP‧‧‧彈簧部
SV‧‧‧套筒部
SV1‧‧‧筒體部分
SV2‧‧‧面
[圖1]
顯示本發明之一實施形態的半導體裝置之內部構造之概要的透視平面圖。
[圖2]
沿著圖1之A-A線的剖面圖。
[圖3]
顯示圖1及圖2所示之半導體裝置之組裝流程的說明圖。
[圖4]
顯示在圖3所示之基板準備工程所準備之引線架的全體構造的平面圖。
[圖5]
擴大顯示圖4之製品形成範圍的平面圖。
[圖6]
顯示於圖5所示之晶片搭載部上，藉由接著材而搭載半導體晶片之狀態的擴大平面圖。
[圖7]
顯示將圖6所示之半導體晶片之複數之墊片與引線架之複數的引線，藉由複數之導線而各電性連接之狀態的擴大平面圖。
[圖8]
顯示形成封閉圖7所示之半導體晶片，複數之導線及複數之引線之一部分的封閉體之狀態的擴大平面圖。
[圖9]
顯示切斷，分離圖8所示之複數之引線的狀態之擴大平面圖。
[圖10]
模式性顯示進行圖3所示之電性試驗工程之試驗裝置之構成的說明圖。
[圖11]
擴大顯示圖10所示之試驗裝置之插座周邊的要部擴大剖面圖。
[圖12]
擴大顯示圖11所示之測試用之端子的周邊的擴大剖面圖。
[圖13]
擴大顯示圖12所示之測試用之端子的接觸範圍周邊的斜視圖。
[圖14]
擴大顯示對於圖13所示之變形例之測試用之端子的接觸範圍周邊的斜視圖。
[圖15]
顯示圖13或圖14所示之測試用之端子的接觸範圍之前端部分的擴大剖面圖。
[圖16]
顯示對於圖15所示之變形例之測試用之端子的接觸範圍之前端部分的擴大剖面圖。
[圖17]
顯示平坦化圖16所示之前端部分之狀態的擴大平面圖。
[圖18]
模式性顯示圖16所示之端子的製造工程之說明圖。
[圖19]
模式性顯示圖15所示之端子的製造工程之說明圖。
[圖20]
顯示圖15所示之前端部分磨耗而露出有芯材的狀態之擴大剖面圖。
[圖21]
顯示平坦化圖20所示之前端部分之狀態的擴大平面圖。
[圖22]
顯示研磨前端部平坦化之端子而再造之工程的擴大剖面圖。
[圖23]
顯示圖22所示之研磨薄片之構成的擴大剖面圖。
[圖24]
顯示將圖23所示之研磨治具觸壓於圖17所示之測試用之端子的平坦化的面之狀態的擴大剖面圖。
[圖25]
顯示圖24所示之研磨治具振動方向的擴大剖面圖。
[圖26]
顯示圖25所示之平坦面與研磨治具之平面的位置關係之透視平面圖。
[圖27]
顯示研磨圖25所示之端子之後的狀態之擴大剖面圖。
[圖28]
顯示研磨圖26所示之端子之後的狀態之透視平面圖。
[圖29]
顯示對於圖1而言之變形例的半導體裝置之內部構造之概要的透視平面圖。
[圖30]
顯示圖29所示之半導體裝置之背面側的平面圖。
[圖31]
沿著圖29之A-A線的剖面圖。
[圖32]
顯示圖29~圖31所示之半導體裝置之組裝流程的說明圖。
[圖33]
顯示在圖32所示之基板準備工程所準備之引線架的全體構造的平面圖。
[圖34]
擴大顯示圖33之製品形成範圍的擴大平面圖。
[圖35]
顯示圖34所示之配線基板之背面側的擴大平面圖。
[圖36]
顯示於圖35所示之晶片搭載部上，藉由接著材而搭載半導體晶片之狀態的擴大平面圖。
[圖37]
顯示將圖36所示之半導體晶片之複數之墊片與配線基板之複數的接合引線，藉由複數之導線而各電性連接之狀態的擴大平面圖。
[圖38]
顯示形成封閉圖37所示之半導體晶片及複數之導線的封閉體之狀態的平面圖。
[圖39]
顯示使焊錫球與接觸端子接觸時之一例的擴大剖面圖。
[圖40]
擴大顯示對於圖13及圖14所示之變形例之測試用之端子的接觸範圍周邊的斜視圖。
[圖41]
顯示對於圖15及圖16而言之比較例之測試用之端子的接觸範圍之前端部分的擴大剖面圖。
[圖42]
顯示圖41所示之前端部分磨耗而露出有芯材的狀態之擴大剖面圖。
[圖43]
顯示附著有焊錫材於圖41所示之前端部分之狀態的擴大剖面圖。
[圖44]
顯示圖43所示之前端部分之一部分產生剝離狀態的擴大剖面圖。
31‧‧‧接觸範圍
31a‧‧‧尖頭部(頂點部)
CP‧‧‧端子(測試端子，接觸端子，探針，接觸針)
M1‧‧‧芯材
M2‧‧‧金屬膜
PR‧‧‧柱塞部

Claims (22)

  1. 一種半導體裝置之製造方法，其特徵為具有：(a)準備具備晶片搭載部及複數之外部端子的基材的工程，和(b)將具備複數之電極墊片的半導體晶片搭載於前述基材之前述晶片搭載部的工程，和(c)藉由複數之導電性構件而電性連接前述半導體晶片之前述複數之電極墊片與前述基材之前述複數之外部端子的工程，和(d)以使前述基材之前述複數之外部端子與複數之測試端子之接觸範圍接觸，電性連接前述半導體晶片與測試電路，進行電性試驗的工程，前述測試端子之前述接觸範圍係具備第1合金所成之芯材，和被覆前述芯材之金屬膜，前述金屬膜係由較前述第1合金硬度為高之第2合金所成者。
  2. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，前述測試端子之前述接觸範圍的端部係成為尖形狀，在前述(d)工程中，在使前述測試端子之前述接觸範圍之一部分深入於前述外部端子之狀態進行電性試驗者。
  3. 如申請專利範圍第2項記載之半導體裝置之製造方法，其中，前述測試端子係反覆使用於複數之半導體裝置之電性試驗者。
  4. 如申請專利範圍第3項記載之半導體裝置之製造方 法，其中，在前述(d)工程中，(d1)至前述金屬膜之前述芯材露出為止，使前述金屬膜與前述複數之外部端子接觸而進行電性試驗，(d2)前述芯材露出之後，使前述芯材與前述複數之外部端子接觸而進行電性試驗者。
  5. 如申請專利範圍第4項記載之半導體裝置之製造方法，其中，構成前述芯材之前述第1合金與構成前述金屬膜之前述第2合金係含有最多之構成元素為共通者。
  6. 如申請專利範圍第5項記載之半導體裝置之製造方法，其中，前述複數之外部端子的表面係各由焊錫所成，前述第1及第2合金之各自係構成元素之中，含有最多鈀(Pd)元素之鈀合金者。
  7. 如申請專利範圍第6項記載之半導體裝置之製造方法，其中，前述第1及第2合金之各自係含有較前述鈀(Pd)元素電性阻抗率為低之元素者。
  8. 如申請專利範圍第5項記載之半導體裝置之製造方法，其中，前述第2合金係除了前述鈀(Pd)元素之外，含有鈷(Co)元素者。
  9. 如申請專利範圍第4項記載之半導體裝置之製造方法，其中， 在前述(d)工程中，(d3)反覆使用之後，在研磨前述芯材之前述接觸範圍而使其變尖之後，使前述芯材與前述複數之外部端子接觸而進行電性試驗者。
  10. 如申請專利範圍第9項記載之半導體裝置之製造方法，其中，研磨前述芯材之前述接觸範圍時，在推壓研磨治具於前述芯材之被研磨面之平坦面之狀態，沿著前述平坦面而使其振動者。
  11. 如申請專利範圍第10項記載之半導體裝置之製造方法，其中，研磨前述芯材之前述接觸範圍時，於沿著前述平坦面而相互交叉之複數方向，使前述研磨治具振動者。
  12. 如申請專利範圍第10項記載之半導體裝置之製造方法，其中，研磨前述芯材之前述接觸範圍時，係沿著前述平坦面而使前述研磨治具旋轉運動者。
  13. 如申請專利範圍第10項記載之半導體裝置之製造方法，其中，對於前述研磨治具的研磨面，係依序層積有彈性體層，及藉由樹脂而接著複數之磨粒的研磨磨粒層者。
  14. 一種半導體裝置之製造方法，其特徵為具有：(a)準備具備晶片搭載部及複數之外部端子的基材的工程，和(b)將具備複數之電極墊片的半導體晶片搭載於 前述基材之前述晶片搭載部的工程，和(c)藉由複數之導電性構件而電性連接前述半導體晶片之前述複數之電極墊片與前述基材之前述複數之外部端子的工程，和(d)以使前述基材之前述複數之外部端子與複數之測試端子之接觸範圍接觸者，電性連接前述半導體晶片與測試電路，進行電性試驗的工程，前述複數之外部端子的表面係各由焊錫所成，前述測試端子之前述接觸範圍係構成元素之中，含有最多鈀(Pd)元素之鈀合金所成者。
  15. 如申請專利範圍第14項記載之半導體裝置之製造方法，其中，前述測試端子之前述接觸範圍的端部係成為尖形狀，在前述(d)工程中，在使前述測試端子之前述接觸範圍之一部分深入於前述外部端子之狀態進行電性試驗者。
  16. 如申請專利範圍第15項記載之半導體裝置之製造方法，其中，前述鈀合金係含有較前述鈀(Pd)元素電性阻抗率為低之元素者。
  17. 如申請專利範圍第16項記載之半導體裝置之製造方法，其中，前述測試端子係反覆使用於複數之半導體裝置之電性試驗者。
  18. 如申請專利範圍第17項記載之半導體裝置之製造方法，其中，在前述(d)工程中，(d1)反覆使用之後，在研磨前述芯材之前述接觸範圍而使其變尖之後，使前述芯材與前述複數之外部端子接觸而進行電性試驗者。
  19. 如申請專利範圍第18項記載之半導體裝置之製造方法，其中，研磨前述芯材之前述接觸範圍時，在推壓研磨治具於前述接觸範圍之被研磨面之平坦面之狀態，沿著前述平坦面而使其振動者。
  20. 如申請專利範圍第19項記載之半導體裝置之製造方法，其中，研磨前述芯材之前述接觸範圍時，於沿著前述平坦面而相互交叉之複數方向，使前述研磨治具振動者。
  21. 如申請專利範圍第19項記載之半導體裝置之製造方法，其中，研磨前述芯材之前述接觸範圍時，係沿著前述平坦面而使前述研磨治具旋轉運動者。
  22. 如申請專利範圍第19項記載之半導體裝置之製造方法，其中，對於前述研磨治具的研磨面，係依序層積有彈性體層，及藉由樹脂而接著複數之磨粒的研磨磨粒層者。
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