TW201344917A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明揭露一種半導體裝置，包括一半導體基板，具有第一、第二及第三半導體裝置設置於其上。一主動區及區隔主動區的一外圍區設置於半導體基板上，其中第一半導體裝置設置於主動區而第二半導體裝置設置於外圍區。一第一淺溝槽隔離溝槽界定出至少一部分的主動區，且一第二淺溝槽隔離溝槽界定出至少一部分的外圍區，其中第二淺溝槽隔離溝槽的深度大致上深於第一淺溝槽隔離溝槽的深度。本發明亦揭露一種半導體裝置的製造方法。

Description

半導體裝置及其製造方法
本發明係有關於一種半導體裝置，特別是有關於一種具有淺溝槽隔離結構的半導體裝置及其製造方法。
互補型金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)二極體常用於照相機及其他影像或相片裝置的影像感測。近來已透過背照式技術(backside illumination，BSI)改良CMOS裝置，廣義而言，是透過光微影製程在矽晶圓或其他基板的頂側上沉積CMOS結構。早期的CMOS裝置從頂側(相同於CMOS結構的一側)聚集光線，在CMOS基板的上表面沉積的金屬內連結構會遮蔽一部分的感光CMOS結構，而造成照片品質及個別的CMOS感光度降低。BSI是透過在CMOS基板的頂側上沉積的CMOS感測器從基板的背側收集光線，然後研磨或是薄化基板以使光線從基板通過，進而與CMOS裝置的感光區發生作用。理想的情況下，基板的厚度降低使得光線可進入CMOS裝置的背側，且照射到CMOS裝置的感光區，而消除捕捉影像時沉積結構及金屬內連結構造成的阻礙及干擾。
淺溝槽隔離結構(shallow trench isolation，STI)是一項用於CMOS影像感測電路裝置以隔離結構及區域的技術。 在CMOS結構周圍的基板內可蝕刻一實體溝槽，以使CMOS結構與鄰近結構實際分離。此外，可透過氧化物(例如氧化矽(SiO2))填滿STI溝槽。外圍的結構(例如列選擇電晶體、重置電晶體或類似的結構)也可具有蝕刻至基板內的STI溝槽，以隔離主動感光CMOS結構。STI使CMOS感測器運作更精確，防止偽電子照射到CMOS感光區及模擬檢測光子。透過消除CMOS感測器與任何其他結構之間的直線路徑，STI溝槽有助於防止偽電子影響CMOS感測器。
本發明係提供一種半導體裝置，包括半導體基板，具有第一半導體裝置、第二半導體裝置及第三半導體裝置設置於其上；主動區，設置於半導體基板上，且至少具有第一半導體裝置設置於其中；外圍區，設置於半導體基板上，區隔主動區，且至少具有第二半導體裝置設置於其中；第一淺溝槽隔離溝槽，界定出至少一部分的主動區，第一淺溝槽隔離溝槽至少部分隔離第一半導體裝置與第二及第三半導體裝置；以及第二淺溝槽隔離溝槽，界定出至少一部分的外圍區，其中第二淺溝槽隔離溝槽具有一深度且大致上比第一淺溝槽隔離溝槽的深度大，且其中第二淺溝槽隔離溝槽至少隔離第二半導體裝置與第三半導體裝置。
本發明係提供另一種半導體裝置，包括半導體基板，具有至少一光電二極體及至少一電晶體設置於其中；主動區淺溝槽隔離溝槽；主動區，設置於半導體基板上，且具有由主動區淺溝槽隔離溝槽所定義出的邊界，且具有至少一光電二 極體設置於其中；外圍區淺溝槽隔離溝槽；外圍區，設置於半導體基板上，且具有由外圍區淺溝槽隔離溝槽所定義出的邊界，且具有至少一電晶體設置於其中；以及一氮化層，定義主動區淺溝槽隔離溝槽的邊緣及外圍區淺溝槽隔離溝槽的邊緣；其中外圍區淺溝槽隔離溝槽的深度至少大約為主動區淺溝槽隔離溝槽的深度的140%；且其中主動區淺溝槽隔離溝槽及外圍區淺溝槽隔離溝槽至少部分電性隔離光電二極體與電晶體。
本發明係提供一種半導體裝置的製造方法，其中半導體裝置設置於半導體基板上且具有至少一像素區及至少一外圍區，半導體裝置的製造方法包括在半導體基板上沉積硬式罩幕層；遮蔽硬式罩幕層以至少定義出界定像素區的第一淺溝槽隔離結構，及界定外圍區的第二淺溝槽隔離結構，其中外圍區與像素區分開無重疊；進行第一淺溝槽隔離蝕刻製程，以形成具有第一深度的第一淺溝槽隔離結構及第二淺溝槽隔離結構，其中第一淺溝槽隔離蝕刻製程對硬式罩幕層及半導體基板進行蝕刻；至少在像素區上沉積犧牲材料；進行第二淺溝槽隔離蝕刻製程，以將第二淺溝槽隔離結構蝕刻至第二深度，其中第二深度大於第一深度；在像素區形成至少一光電二極體；以及在外圍區形成至少一電晶體。
100、200‧‧‧影像感測元件
102‧‧‧主動區(像素區)
104‧‧‧外圍區
106‧‧‧矽基板
108‧‧‧位能井
110‧‧‧控制電晶體
112‧‧‧光電二極體
114‧‧‧n+摻雜區
202‧‧‧像素區淺溝槽隔離溝槽
204‧‧‧外圍區淺溝槽隔離溝槽
206‧‧‧內連結構
300、400、500、600、700‧‧‧步驟
302‧‧‧第一光阻
304‧‧‧電漿增強化學氣相沉積氧化層(電漿增強氧化層)
306‧‧‧氮化層
308‧‧‧氧化層
402‧‧‧像素區淺溝槽隔離溝槽(區)
404‧‧‧外圍區淺溝槽隔離溝槽(區)
502‧‧‧第二光阻
702‧‧‧第一深度
第1圖係繪示出本發明實施例之互補型金屬氧化物半導體影像感測結構的部分剖面示意圖。
第2圖係繪示出本發明實施例之互補型金屬氧化物半導體 影像感測結構的部分平面示意圖。
第3至7圖係繪示出本發明實施例之雙輪廓淺溝槽隔離結構製造階段的剖面示意圖。
以下說明本發明實施例之具有降低暗電流特徵及雙輪廓淺溝槽隔離結構的半導體裝置及其製造方法。在一實施例中，半導體電路裝置具有像素區，其具有一或多個與剩餘的外圍區隔離的CMOS光電二極體感測器。外圍區可具有其他積體電路結構，特別是控制電晶體，其可能干擾光電二極體的運作或感光度。另外，本發明可用於隔離任何製造的主動半導體區與鄰近的外圍區，同時降低主動區內的材料或結構的物理損傷。
請參照第1圖，其繪示出一影像感測元件100，其尤其包括主動區或像素區102及外圍區104。像素區102一般包括主動感光元件(例如光電二極體112)。另外，在非感光應用時，像素區102可為主動區102，其具有被隔離的裝置。
在矽基板106上製造光電二極體112，其可為P-N接面二極體，且具有沉積於位能井(potential well)108上的n+摻雜區114，其中位能井108用於在光電二極體112曝光時收集電荷。廣義而言，在CMOS光電二極體陣列內，n+摻雜區114為感光區，其吸收光子以使電子從光電二極體112的價帶躍遷至導電帶，然後躍遷的電子侷限於位能井108內直到控制電晶體110讀取到光電二極體112。
本發明所屬技術領域中具有通常知識者可以認知 的是，雖然上述之本發明實施例應用於矽基板106，然而任何合適的半導體材料也可有效地利用，包括但不限定於鎵、砷化鎵、銦錫氧化物、氧化鋅或類似的材料。再者，在此處所述之雙輪廓STI裝置及其製造方法不限定於光電二極體或任何特定類型的光電二極體，且可有效地用於隔離任何類型的裝置。此外，雖然透過在此處所述之雙輪廓STI蝕刻製程在像素區102或外圍區104內的單一元件周圍形成STI溝槽，然而任何數量的元件皆可以單一STI溝槽或複數STI溝槽的組合為界。
外圍區104可包括支援裝置或控制電晶體110(例如列選擇電晶體、重置電晶體或類似的結構)。控制電晶體110可用於管理、定址或控制每一光電二極體112或光電二極體112群組的存取。
第2圖係繪示出一影像感測元件200的平面示意圖，其具有光電二極體112及控制電晶體110，其中每一光電二極體112及控制電晶體110具有STI特徵部件以隔離像素區102與外圍區104。標準的像素區STI溝槽202隔離像素區102與鄰近的外圍區104的結構。此外，外圍區104具有外圍區STI溝槽204，其界定外圍區104的結構且隔離外圍區104結構與像素區102及任何其他鄰近的結構(包括鄰近的影像感測元件)。用於存取光電二極體112或控制電晶體110的金屬引線或內連結構206可在蝕刻STI溝槽之後沉積，以避免STI溝槽蝕刻製程破壞內連結構206或避免內連結構206阻礙STI溝槽蝕刻製程。
第3圖係繪示出本發明實施例之雙輪廓STI結構的形成方法的第一步驟300的目標結構之剖面示意圖。在第一步 驟300中，矽基板106具有像素區102及外圍區104，原生的氧化層308常形成於矽基板106上。硬式罩幕層(例如氮化層306)可形成於原生的氧化層308頂部上。電漿增強化學氣相沉積(plasma enhanced，PE或plasma enhanced chemical vapor deposition，PE-CVD)氧化層304可沉積在氮化層306上以形成兩層硬式罩幕層。氮化層306的厚度大約為800埃米，且電漿增強氧化層304的厚度大約為90埃米。在此處所述之氮化層306的厚度及電漿增強氧化層304的厚度為典型的厚度，在不脫離本發明之精神及範圍內，表面層或硬式罩幕層當可使用任何的厚度。此外，本發明所屬技術領域中具有通常知識者可以認知的是，矽基板106的表面製備可透過機械、化學或化學機械製程或任何其他方法消除原生的氧化層308或對於矽基板106的製備或對於氮化層306沉積後續的表面層是必要的。
在目標結構上沉積第一光阻302，再經過遮蔽、曝光及清洗以留下具有預期的STI溝槽輪廓的罩幕層。像素區102及外圍區104兩者皆遮蔽有助於使操作者以一個步驟進行罩幕層的沉積。然而，也可使用任何圖案化第一光阻302的方法(包括多重步驟的製程)。
第4圖係繪示出第一STI蝕刻步驟400。在一實施例中，可透過電漿蝕刻製程形成STI溝槽。另外，也可透過任何其他合適的蝕刻製程蝕刻出STI溝槽，其可包括但不限於濕式化學蝕刻、離子研磨(ion milling)/濺鍍蝕刻、反應性離子蝕刻或類似的蝕刻製程。在第一STI蝕刻步驟400中，最初的第一光阻302也被去除，且任何電漿移除材料產生的高分子可透過濕 式浸漬製程清洗掉。在此第一STI蝕刻步驟400中，任何電漿增強氧化層304也可被去除。
在電漿蝕刻製程中造成矽基板106的損壞為常見的現象，本發明係關於限制在STI溝槽的電漿蝕刻製程中造成的損壞。此電漿蝕刻製程造成的損壞使光電二極體112內的矽結構改變而可能造成光電二極體112運作時的暗電流及白畫素失真。在光電二極體內，矽結構的破壞可能造成光電二極體未依據光的反應性而不適當地躍遷偽電子，即使沒有光線使電子躍遷，此偽電子卻造成光電二極體記錄光線的存取。因此，由於不精確地反映光電二極體感測光線的實際數量，矽結構的破壞會造成光電二極體對光線的感測不精確而產生影像的雜訊。暗電流為無光線時產生的電流，而白畫素的缺陷是由於過量的暗電流使光電二極體損壞或超載，造成光電二極體即使未感測到純白光線仍總是讀取成已感測。
STI溝槽也用於隔離個別電路元件或元件群組，以防止鄰近電路元件的干擾。廣義而言，STI溝槽的標準深度大約為2300至2600埃米，且較佳的深度可為2400至2500埃米。然而，在第一STI蝕刻步驟400中，透過蝕刻較淺的像素區STI溝槽402及在後續步驟中深化外圍區STI溝槽404，可降低關於蝕刻STI溝槽的電漿蝕刻製程造成的破壞。廣義而言，具有標準深度2400至2500埃米的像素區STI溝槽402的破壞，造成每秒11.6個電子的暗電流。像素區STI溝槽402大致上比外圍區STI溝槽404淺，因為配合形成較淺的像素區STI溝槽402使電漿曝光損壞減少，所以暗電流值較低。
在一實施例中，像素區STI溝槽402較佳的深度可為1400至1600埃米，其結合具有標準深度2400至2500埃米的外圍區STI溝槽404以提供充分的隔離，而使平均暗電流值降低至每秒7.5個電子。另外，像素區STI溝槽402的深度可配合半導體裝置的幾何形狀或材料改變。當透過反覆實驗證實本發明揭露的製造方法，而可獲得預期的第二溝槽(外圍區STI溝槽404)深度與第一溝槽(像素區STI溝槽402)深度的比值時，可以確信的是此比值至少大約為140%，而提供良好的效能。此外，深度大約為1500埃米的像素區STI溝槽402及深度大約為2500埃米的外圍區STI溝槽404產生較佳的溝槽深度比值大約為5：3或167%。
在一實施例中，在厚度70微米(即700000埃米)的基板106內可蝕刻出深度為0.14至0.15微米(即1400至1500埃米)的像素區STI溝槽402，所產生的晶圓厚度與STI溝槽深度的比值大約為1400：3或46666%。同樣地，在另一實施例中，在厚度70微米的基板106內可蝕刻出深度為0.24至0.25微米(即2400至2500埃米)的外圍區STI溝槽404，所產生的晶圓厚度與STI溝槽深度的比值大約為280：1或28000%。本發明所屬技術領域中具有通常知識者可以認知的是，晶圓厚度與STI溝槽深度的比值可取決於一或多個因素，包括但不限定於特徵部件密度、晶圓厚度或材料、預期的效能特性或類似的因素。因此，在此處所述之晶圓厚度與溝槽深度或兩溝槽之間深度的比值僅作為說明且不侷限於此。
第5圖係繪示出透過第二蝕刻製程以深化外圍區 STI溝槽404至一標準深度的目標結構的製造步驟500。第二STI罩幕層可用於沉積第二光阻502以覆蓋像素區102，如此一來，可保護像素區102及像素區STI溝槽402不被任何用於深化外圍區STI溝槽404的電漿或化學蝕刻製程所破壞。當沉積且蝕刻氮化層306以遮蔽及定義STI溝槽區402及404或STI溝槽區402及404的邊緣或邊界之後，氮化層306的硬式罩幕層可有助於再用於定義外圍區STI溝槽404。此外，當氮化層306定義像素區STI溝槽402與外圍區STI溝槽404之間的區域時，不需要精確的罩幕層，因為第二光阻502並未定義外圍區STI溝槽404的邊緣特徵部件。第二光阻502反而延伸至氮化層306的罩幕層以覆蓋像素區102的結構，且允許氮化層306遮蔽外圍區STI溝槽404的邊緣特徵部件。因此，保護像素區102的結構不被後續的蝕刻製程破壞。任何可接受的犧牲材料(例如高分子或氧化物)可用於代替第二光阻502，此技術對於本發明所屬技術領域中具有通常知識者為顯而易知的。
在一實施例中，之前的微影蝕刻製程步驟中的罩幕層可用於圖案化第二光阻502，減少實施本發明所需的罩幕層數量。例如，用於外圍區104離子植佈步驟的罩幕層可適用於圖案化第二光阻502。在此步驟中，可塗佈光阻且透過罩幕層內的開口曝光顯影，其中此罩幕層也用於圖案化光阻以在外圍區離子植佈摻雜物。
第6圖係繪示出第二STI蝕刻步驟600。在一實施例中，第二次蝕刻外圍區STI溝槽404至最後的深度，其深度將大於像素區STI溝槽402原本的深度。類似於第一STI蝕刻步驟 400，較佳的第二STI蝕刻步驟600可為電漿蝕刻製程或任何合適的蝕刻製程，例如但不限定於濕式化學蝕刻、離子研磨/濺鍍蝕刻、反應性離子蝕刻或類似的蝕刻製程。
第7圖係繪示出雙輪廓STI製造方法中最後步驟700的結果。第二次濕式浸漬目標結構以去除任何第二電漿蝕刻製程產生的廢棄物，及去除第二光阻502。最後得到的結構為具有像素區STI溝槽402的像素區102，其蝕刻至第一深度702；及具有外圍區STI溝槽404的外圍區104，其蝕刻至大於第一深度702的第二深度。
為了在後續製造步驟中提供大致上平坦的表面，通常以絕緣材料(例如氧化矽或類似的材料)填充STI溝槽，其可透過化學氣相沉積製程或其他習知或尚未發現的製程形成，且通常在沉積之後透過化學機械平坦化製程以使其與半導體裝置的表面變平坦。
本發明所屬技術領域中具有通常知識者可以認知的是，在此處所述之在像素區內的結構保護，可用於減少在半導體裝置製造過程中任何步驟及任何蝕刻製程的破壞。例如，當需要不同蝕刻製程以製造數個裝置時，可採用雙輪廓電漿蝕刻製程。
在一實施例中，不脫離本發明之精神及範圍內，可在製造半導體裝置的第一步驟之前或在最初的摻雜製程之後的前段製造過程中蝕刻及填充STI溝槽。然而，可在光電二極體及外圍結構完全或部分形成之後進行雙輪廓STI溝槽製程。例如，可在光電二極體或外圍電晶體的離子植佈步驟之 後，但在金屬內連結構或其他導電材料層的沉積製程之前蝕刻及填充STI溝槽。因此，金屬內連結構可沉積於填有絕緣材料的STI溝槽的頂部上。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。再者，本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本發明揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大體相同功能或獲得大體相同結果皆可使用於本發明中。因此，本發明之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。
102‧‧‧主動區(像素區)
104‧‧‧外圍區
106‧‧‧矽基板
306‧‧‧氮化層
308‧‧‧氧化層
402‧‧‧像素區淺溝槽隔離溝槽(區)
404‧‧‧外圍區淺溝槽隔離溝槽(區)
700‧‧‧步驟
702‧‧‧第一深度

Claims (10)

  1. 一種半導體裝置，包括：一半導體基板，具有一第一半導體裝置、一第二半導體裝置及一第三半導體裝置設置於其上；一主動區，設置於該半導體基板上，且至少具有該第一半導體裝置設置於其中；一外圍區，設置於該半導體基板上，區隔該主動區，且至少具有該第二半導體裝置設置於其中；一第一淺溝槽隔離溝槽，界定出至少一部分的該主動區，該第一淺溝槽隔離溝槽至少部分隔離該第一半導體裝置與該第二及該第三半導體裝置；以及一第二淺溝槽隔離溝槽，界定出至少一部分的該外圍區，其中該第二淺溝槽隔離溝槽具有一深度且大致上比該第一淺溝槽隔離溝槽的一深度大，且其中該第二淺溝槽隔離溝槽至少隔離該第二半導體裝置與該第三半導體裝置。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第二淺溝槽隔離溝槽的該深度至少為該第一淺溝槽隔離溝槽的該深度的140%。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該半導體基板的厚度與該第一淺溝槽隔離溝槽的該深度的比值為1400：3，且該半導體基板的厚度與該第二淺溝槽隔離溝槽的該深度的比值為280：1。
  4. 一種半導體裝置，包括：一半導體基板，具有至少一光電二極體及至少一電晶體設 置於其中；一主動區淺溝槽隔離溝槽；一主動區，設置於該半導體基板上，且具有由該主動區淺溝槽隔離溝槽所定義出的邊界，且具有該至少一光電二極體設置於其中；一外圍區淺溝槽隔離溝槽；一外圍區，設置於該半導體基板上，且具有由該外圍區淺溝槽隔離溝槽所定義出的邊界，且具有該至少一電晶體設置於其中；以及一氮化層，定義該主動區淺溝槽隔離溝槽的邊緣及該外圍區淺溝槽隔離溝槽的邊緣；其中該外圍區淺溝槽隔離溝槽的一深度至少為該主動區淺溝槽隔離溝槽的一深度的140%；且其中該主動區淺溝槽隔離溝槽及該外圍區淺溝槽隔離溝槽至少部分電性隔離該光電二極體與該電晶體。
  5. 如申請專利範圍第4項所述之半導體裝置，其中該外圍區淺溝槽隔離溝槽的該深度至少為該主動區淺溝槽隔離溝槽的該深度的167%。
  6. 一種半導體裝置的製造方法，其中該半導體裝置設置於一半導體基板上且具有至少一像素區及至少一外圍區，該半導體裝置的製造方法包括：在該半導體基板上沉積一硬式罩幕層；遮蔽該硬式罩幕層以至少定義出界定該像素區的一第一淺溝槽隔離結構，及界定該外圍區的一第二淺溝槽隔離結 構，其中該外圍區與該像素區分開無重疊；進行一第一淺溝槽隔離蝕刻製程，以形成具有一第一深度的該第一淺溝槽隔離結構及該第二淺溝槽隔離結構，其中該第一淺溝槽隔離蝕刻製程對該硬式罩幕層及該半導體基板進行蝕刻；至少在該像素區上沉積一犧牲材料；進行一第二淺溝槽隔離蝕刻製程，以將該第二淺溝槽隔離結構蝕刻至一第二深度，其中該第二深度大於該第一深度；在該像素區形成至少一光電二極體；以及在該外圍區形成至少一電晶體。
  7. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中使用一第一電漿蝕刻製程進行該第一淺溝槽隔離蝕刻製程的步驟，及在後續進行一濕式浸漬處理，且其中使用一第二電漿蝕刻製程進行該第二淺溝槽隔離蝕刻製程的步驟，及在後續進行另一濕式浸漬處理，且其中該犧牲材料保護該像素區不被該第二淺溝槽隔離蝕刻製程步驟的該第二電漿蝕刻製程破壞。
  8. 如申請專利範圍第6項所述之半導體裝置的製造方法，更包括在進行該第一淺溝槽隔離蝕刻製程前，在該硬式罩幕層的頂部上沉積一電漿增強氧化層的步驟。
  9. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中在進行該第二淺溝槽隔離蝕刻製程後，在該像素區內形成至少一光電二極體，或在該半導體電路裝置上沉積至少一層導電材料。
  10. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中該第一淺溝槽隔離結構的該第一深度為1400埃米至1600埃米的範圍，且以該第二淺溝槽隔離蝕刻製程形成該第二淺溝槽隔離結構的該第二深度與該第一淺溝槽隔離結構的該第一深度的比值為5：3，且該半導體基板的厚度與該第二淺溝槽隔離結構的該第二深度的比值為280：1。
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