TW201301438A - 從介電層蝕刻窄、高的介電隔離結構 - Google Patents

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Abstract

本發明揭示形成隔離結構之方法。一種形成用於一態樣之一影像感測器陣列之隔離結構的方法可包括在一半導體基板上形成一介電層。可自該介電層形成窄、高的介電隔離結構。該等窄、高的介電隔離結構可具有不大於0.3微米之一寬度及至少1.5微米之一高度。一半導體材料可圍繞該等窄、高的介電隔離結構磊晶生長。亦揭示其他方法及設備。

Description

從介電層蝕刻窄、高的介電隔離結構
本發明大體上係關於用於積體電路之電隔離結構，且詳言之但不排他地係關於用於影像感測器之電隔離結構。
影像感測器通常包括像素陣列，該等像素陣列包括在鄰近像素之間的電隔離區。隔離區幫助使鄰近像素彼此電隔離或絕緣。
圖1為像素陣列之簡單的兩像素實例之橫截面側視圖。像素陣列具有形成於矽基板101內之第一像素102-1及第二像素102-2。像素陣列亦包括第一隔離區103-1、第二隔離區103-2及第三隔離區103-3。第一隔離區103-1可安置於第一像素102-1與定位至第一像素左側之另一像素(未圖示)之間，第二隔離區103-2安置於第一像素102-1與第二像素102-2之間，且第三隔離區103-3可安置於第二像素102-2與定位至第二像素右側之另一像素(未圖示)之間。
隔離區中之每一者包括相應摻雜隔離區104-1、104-2、104-3，及相應深溝槽隔離(DTI)105-1、105-2、105-3。摻雜隔離區表示形成於矽基板內之摻雜區或井，其包括可操作以製成電分離鄰近像素之光生載流子的摻雜隔離區的類型之摻雜劑。摻雜隔離區靠近矽基板之上表面開始且延伸至矽基板中至適於幫助隔離鄰近像素之深度。
DTI 105安置於摻雜隔離區104內。相對新近地已使用DTI作為淺溝槽隔離(STI)之替代物以致力於改良鄰近像素的隔離量。DTI中之每一者表示已蝕刻至矽基板中且接著藉由將二氧化矽添加至深溝槽中所填充的深溝槽。DTI靠近矽基板之上表面開始且延伸部分通過摻雜隔離區。如名稱暗示，DTI通常顯著深於STI。
近年來，影像感測器中之像素的大小已顯著減小。像素之大小的減小已部分地藉由諸如對提供增加之影像感測器解析度、減小之影像感測器大小、降低的影像感測器製造成本、減小之影像感測器功率消耗或其類似者之需要的因素激勵。像素之大小的進一步減小為合乎需要的。
有助於像素及/或像素陣列之大小的一因素為溝槽隔離(例如，DTI 105或STI)之寬度。溝槽隔離之寬度愈小，像素可在像素陣列內愈緊密地包裝在一起。因此，減小溝槽隔離之寬度將為合乎需要的。然而，減小溝槽隔離之寬度傾向於具有挑戰性。首先，將窄、深的溝槽蝕刻至矽基板中傾向於具有挑戰性。其次，在不產生空隙、應力或缺陷的情況下用二氧化矽填充矽基板中之此窄、深的溝槽傾向於具有挑戰性。此在溝槽隔離之寬度小於約0.3微米(μm)時尤其如此。
本發明最好可藉由參考用以說明本發明之實施例的以下描述及隨附圖式來理解。
在以下描述中，闡述眾多特定細節。然而，應理解，可在無此等特定細節的情況下實踐本發明之實施例。在其他情況下，未詳細展示熟知電路、結構及技術以便不會混淆對此描述之理解。
圖2A至圖2J為表示在半導體基板中形成窄、高的介電隔離結構之方法的實例實施例之不同階段的基板之橫截面側視圖。在一些實施例中，可在製造影像感測器期間執行該方法。在各種態樣中，影像感測器可為正面照明(FSI)影像感測器抑或背面照明(BSI)影像感測器。像素可為互補金氧半導體(CMOS)像素、電荷耦合裝置(CCD)像素，或影像感測器技術中已知的其他類型之像素。
如將解釋，在一些實施例中，並不將窄、深溝槽蝕刻至基板中且接著用介電或絕緣材料填充窄、深溝槽以便形成窄、深的隔離結構，而使用替代方法。在替代方法中，窄、高的介電隔離結構經蝕刻或由介電或絕緣層形成。窄、高的介電隔離結構表示在蝕刻之後保留的介電層部分。有利地，此方法可允許在無需在基板中蝕刻窄、深溝槽且用介電或絕緣材料填充窄、深溝槽的情況下形成窄、高的介電隔離結構。
圖2A展示形成有第一摻雜隔離區211-1及第二摻雜隔離區211-2之半導體基板210。摻雜隔離區靠近半導體基板之上表面開始且延伸至半導體基板中至適於幫助隔離隨後形成於摻雜隔離區之相對側上之鄰近像素的深度。摻雜隔離區表示形成於半導體基板內之摻雜區或井，其包括可操作以製成電分離鄰近像素之光生載流子之摻雜隔離區的類型之摻雜劑。
半導體可摻雜有摻雜劑以更改其電學性質。摻雜劑可為受體抑或供體。受體摻雜劑在半導體中產生過量孔，該等孔藉由自半導體原子接受電子而替換彼等半導體原子。合適之受體之實例包括硼、銦、鎵、鋁及其組合。「p型半導體」、「p型導電性之半導體」或其類似者指代摻雜有受體之半導體，且其中孔之濃度大於自由電子的濃度。在一實施例中，摻雜隔離區211-1、211-2經摻雜為p型半導體或p型導電性之半導體。在一些實施例中，摻雜隔離區可為重摻雜的。舉例而言，摻雜隔離區可為p+區。重摻雜區或p+區可具有大於約1×1015摻雜劑原子/cm3、有時大於約2×1015摻雜劑原子/cm3之摻雜劑濃度。
摻雜隔離區可藉由(例如)經由摻雜劑植入製程將摻雜劑植入或以其他方式引入至半導體基板中而形成。形成此等摻雜隔離區之習知方法為合適的。
圖2B展示在半導體基板210之上形成介電層212。介電層為或主要包括電絕緣或阻擋電荷流動之介電材料。合適之介電材料之少許代表性實例包括(但不限於)：半導體之氧化物，諸如矽之氧化物(例如，二氧化矽，SiO2)；半導體之氮氧化物(例如，矽之氮氧化物)；金屬之氧化物；高介電常數(高k)材料；玻璃；適合於填充STI中之溝槽的材料；適合於填充DTI中之溝槽的材料；適合於處置後續處理條件(例如，溫度)之在技術中已知的其他介電或絕緣材料；及其組合。
高k材料可具有高於二氧化矽之介電常數的介電常數(亦即，高於約4.0)。高k介電材料之實例包括(但不限於)鉿為基的材料、鉿-矽材料(例如，矽酸鉿)、鉿之氧化物(例如，二氧化鉿)、鋯為基的材料、鋯-矽材料(例如，矽酸鋯)、鋯之氧化物(例如，二氧化鋯)。亦可視情況使用兩種或兩種以上介電材料之組合。不同之介電材料可組合於同一層內抑或不同材料之不同層可被使用。在一些實施例中，儘管不要求，但可使用二氧化矽(SiO2)。
在一些實施例中，介電層212可藉由沈積介電材料以形成層來形成。舉例而言，半導體之氧化物、金屬之氧化物、高k介電材料、玻璃或另一介電材料可沈積或引入於半導體基板210之主要上表面上以形成該層。沈積之合適形式之實例包括(但不限於)化學氣相沈積(CVD)、物理氣相沈積(PVD)、原子層沈積(ALD)、旋塗(例如，對於旋塗式玻璃)，及其他形式之沈積。
在其他實施例中，介電層212可藉由在半導體基板210之主要上表面上生長介電材料之層而形成。舉例而言，該表面可包括矽或其他半導體，且介電層可為矽之熱生長氧化物(例如，二氧化矽，SiO2)或另一半導體之熱生長氧化物的層。亦可視情況使用沈積與生長之組合。
如說明中所示，介電層212具有厚度(T1)。如下文將進一步解釋，厚度(T1)可至少與窄、高的介電隔離結構之預期高度一樣大，該等窄、高的介電隔離結構係自介電層蝕刻或形成。在各種實施例中，厚度(T1)可為至少1.5微米(μm)、至少1.6 μm、至少1.7 μm、至少1.8 μm、至少1.9 μm、至少2 μm，或甚至更大厚度。在一些實施例中，厚度(T1)自約1.5 μm變化至約2.2 μm。
圖2C展示在介電層212之上形成薄光阻層213。光阻層可使用技術中已知的習知方法形成於介電層之上。舉例而言，光阻層可藉由在介電層之主要上表面上施配或以其他方式塗覆光阻材料且使光阻材料自旋或以其他方式形成至薄層中而形成。
圖2D展示圖案化光阻層213以形成經圖案化光阻層214。經圖案化光阻層包括第一窄部分214-1及第二窄部分214-2。經圖案化光阻層可以微影方式形成。舉例而言，經由遮罩之光微影曝光可用以圖案化第一窄部分及第二窄部分，經曝光光阻層接著可視情況經烘烤，且接著經顯影以便移除圍繞第一窄部分及第二窄部分之光阻層部分。所移除之光阻層部分可取決於光阻之特定類型而為曝光部分抑或未曝光部分。
如下文將進一步解釋，第一窄部分及第二窄部分表示窄隔離結構界定部分，其隨後將用以自介電層212界定或形成窄隔離結構215-1、215-2。如說明中所示，第一窄部分214-1及第二窄部分214-2可各自具有寬度(W1)。在各種實施例中，寬度(W1)可小於約0.3 μm、小於約0.25 μm、小於約0.2 μm，或甚至更小。在一些實施例中，寬度(W1)可在約0.15 μm與0.3 μm之間變化。然而，本發明之範疇不限於形成具有此等窄寬度之第一部分及第二部分。在一態樣中，第一窄部分及第二窄部分可各自伸長，從而延伸至頁之平面中以便界定伸長窄、高的壁狀隔離結構。
圖2E展示形成具有第一窄、高的介電隔離結構215-1及第二窄、高的介電隔離結構215-2之經圖案化介電層215。在一態樣中，此等窄、高的介電隔離結構可延伸至頁之平面中作為窄、高的壁狀隔離結構。此等窄、高的介電隔離結構將用作STI或DTI之習知介電填充溝槽的替換。
窄、高的介電隔離結構215-1、215-2可藉由蝕刻或圖案化介電層212而形成。此可包括接觸介電層之上表面的部分及/或將介電層之上表面的部分暴露至一或多種蝕刻劑及/或蝕刻介質，該等部分不由經圖案化光阻層之第一窄部分214-1及第二窄部分214-2隱藏及/或不下伏於經圖案化光阻層的第一窄部分214-1及第二窄部分214-2。蝕刻劑可包括一或多種電漿、一或多種氣體、一或多種溶液或其組合，其足以蝕刻介電層且留下窄、高的介電隔離結構。
在一些實施例中，蝕刻可為各向異性蝕刻或定向相關蝕刻，其與水平方向(如所檢視)或介電層內橫向之方向相比可更快或優先地在垂直方向(如所檢視)或通過介電層的方向上蝕刻。舉例而言，可視情況使用各向異性電漿蝕刻，諸如反應性離子蝕刻(RIE)。RIE可包括乾式蝕刻製程，該製程可使用放電以產生離子且誘發不由第一窄光阻部分及第二窄光阻部分隱藏的介電層之水平表面之基於離子轟擊的蝕刻。作為一特定實例，在介電層為二氧化矽層之實施例中，蝕刻可包括基於氟離子的RIE。適合於蝕刻上文所提及之其他介電材料的其他蝕刻劑在本技術中已知及/或可由熟習此項技術者容易地選擇且具有本發明之益處。或者，可視情況使用除RIE以外的其他各向異性蝕刻及/或其他定向相關蝕刻。
窄、高的介電隔離結構215-1、215-2為在蝕刻之後保留之介電層部分。在蝕刻期間，經圖案化光阻層之第一窄部分214-1及第二窄部分214-2可用作蝕刻遮罩以遮蔽介電層之下伏部分免於蝕刻。如所示，第一及第二窄、高的介電隔離結構可實質上下伏，且可與經圖案化光阻層之各別第一及第二窄部分實質上同延。已蝕刻掉並非實質上下伏及/或並非與經圖案化光阻層之第一及第二窄部分實質上同延之介電層部分。如所示，經圖案化光阻層之第一窄部分214-1及第二窄部分214-2之寬度(W1)可實質上再生為第一窄、高的介電隔離結構215-1及第二窄、高的介電隔離結構215-2。如先前所提及，在各種實施例中，寬度(W1)可小於約0.3 μm、小於約0.25 μm、小於約0.2 μm，或甚至更小。在一些實施例中，寬度(W1)可在約0.15 μm與0.3 μm之間變化。然而，本發明之範疇不限於此等窄寬度。
如亦所示，在一些實施例中，第一窄、高的介電隔離結構及第二窄、高的介電隔離結構可具有實質上等於介電層212之厚度(T1)的高度。可經由介電層之實質上整個厚度執行蝕刻。蝕刻可在半導體基板之上表面處或附近終止。第一窄、高的介電隔離結構及第二窄、高的介電隔離結構之底部可駐留在起始半導體基板之主要上表面處或附近。相反地，STI及DTI中之填充溝槽之底部深深地處於基板內。如先前所提及，在各種實施例中，厚度(T1)可為至少1.5微米(μm)、至少1.6 μm、至少1.7 μm、至少1.8 μm、至少1.9 μm、至少2 μm，或甚至更大厚度。在一些實施例中，厚度(T1)自約1.5 μm變化至約2.2 μm。然而，本發明之範疇不限於此等厚度。
對於用於介電層之某些材料及/或對於某些蝕刻，半導體基板之主要上表面可用作蝕刻之蝕刻終止層(例如，顯著低於介電層之蝕刻率的蝕刻率)。若需要，則視情況之蝕刻終止層(未圖示)可視情況直接包括於半導體基板之主要上表面與介電層之間以在通過介電層之蝕刻已完成之後的時間點促進終止蝕刻。或者，對蝕刻時序之準確控制及/或準確蝕刻端點偵測或者可用以在適當時間終止蝕刻而不需要包括蝕刻終止層。作為又一選項，蝕刻可將位元蝕刻至半導體基板中。
有利地，與添加至溝槽中以填充溝槽之介電材料相反，窄、高的介電隔離結構已自介電層形成或蝕刻。結果，窄、高的介電隔離結構較通常可容易達成的添加至溝槽中以填充溝槽之介電材料的狀況而言通常可具有較高密度及/或品質的介電材料(例如，較少空隙、較少缺陷及/或較小應力)。此傾向於對於具有至少1.5 μm之深度的深溝槽尤其如此，該等深溝槽具有小於約0.3 μm之窄寬度。
圖2F展示自經圖案化介電層215之上表面之上視情況移除經圖案化光阻層214。藉由實例，經圖案化光阻層可藉由習知抗蝕劑剝離方法移除。或者，經圖案化光阻層可在方法之另一階段(例如，在一或多個後續操作之後)移除。
圖2G展示在經圖案化介電層215之露出表面之上及在半導體基板210的主要上表面上沈積或形成薄的保形摻雜層216。如所示，該摻雜層可保形地沈積或形成於第一窄、高的介電隔離結構215-1及第二窄、高的介電隔離結構215-2之頂部及垂直側壁上以及環繞第一窄、高的介電隔離結構及第二窄、高的介電隔離結構之半導體基板之主要上表面的露出部分上。
薄的保形摻雜層216可包括摻雜有一或多種摻雜劑之基底材料。在一些實施例中，摻雜劑可為一或多種受體摻雜劑。矽之合適受體摻雜劑包括(但不限於)硼、銦、鎵、鋁及其組合。在其他實施例中，摻雜劑可為一或多種供體摻雜劑。矽之合適供體摻雜劑包括(但不限於)磷、砷、銻及其組合。在技術中已知其他半導體之受體及供體摻雜劑。在一些實施例中，摻雜層可相對高或高度摻雜有摻雜劑。舉例而言，在一實例實施例中，摻雜層中之摻雜劑的濃度可在約1×1014摻雜劑原子/cm3至約1×1015摻雜劑原子/cm3之間變化。在一些實施例中，摻雜層為硼摻雜層。
介電層212之上文所提及介電材料之類型一般亦適合於摻雜劑添加至之摻雜層216的基底材料。舉例而言，摻雜層可包括半導體之摻雜氧化物(例如，摻雜二氧化矽或矽之其他摻雜氧化物)、半導體之摻雜氮氧化物、金屬之摻雜氧化物、摻雜高k材料、摻雜玻璃、適合於已摻雜之STI溝槽的材料、適合於已摻雜之DTI溝槽的材料，或其組合。在一些實施例中，摻雜層可具有與介電層之材料相同的材料(儘管摻雜)。舉例而言，在一實施例中，介電層可包括矽之氧化物且摻雜層可包括矽之摻雜氧化物。
適合於摻雜層216之材料的其他實例包括摻雜半導體(例如，摻雜矽材料、摻雜矽鍺材料等)、摻雜硼矽玻璃等。舉例而言，在一實施例中，介電層可包括矽之氧化物，而摻雜層可包括摻雜半導體(例如，摻雜矽材料或摻雜矽鍺材料)。在一些實施例中，摻雜半導體可為與隨後沿第一窄、高的介電隔離結構215-1及第二窄、高的介電隔離結構215-2形成之半導體材料219-1、219-2、219-3(請參看圖2I)相同類型的半導體材料，如下文將進一步解釋。
如上文所提及，在一些實施例中，形成具有(例如)小於約0.3 μm之窄寬度(W1)的隔離結構215-1、215-2為合乎需要的。由於摻雜層之厚度可傾向於增加此等隔離結構之寬度，因此在此等實施例中，摻雜層具有小於約100奈米(nm)、小於約80 nm、小於約60 nm或小於約50 nm之窄厚度可為合乎需要的。在一些實施例中，厚度可自約30 nm變化至約70 nm。在一些實施例中，摻雜層216可藉由原子層沈積(ALD)而沈積。有利地，ALD之使用可允許以對所沈積層之厚度的相對精確控制沈積可能非常薄且非常保形的層。或者，諸如化學氣相沈積(CVD)或物理氣相沈積(PVD)之其他沈積方法可視情況被使用，且經控制以提供特定實施所要的厚度。
圖2H展示自第一窄、高的介電隔離結構215-1及第二窄、高的介電隔離結構215-2之頂部之上且自環繞窄、高的介電隔離結構之半導體基板210的主要上表面之露出部分上移除薄的保形摻雜層216的部分。如所示，允許摻雜層之部分保留在第一窄、高的介電隔離結構及第二窄、高的介電隔離結構之垂直側壁上作為摻雜側壁襯墊217-1、217-2、217-3、217-4。
如下文將進一步解釋，來自摻雜側壁襯墊217-1、217-2、217-3、217-4之摻雜劑隨後將熱擴散或以其他方式引入至鄰近於摻雜側壁襯墊形成之半導體材料219-1、219-2、219-3(請參看圖2I)中。自圍繞介電隔離結構之半導體基板之頂部之上移除摻雜層之部分為合乎需要的以防止摻雜劑引入至半導體基板的非預期區中。在一些實施例中，摻雜層之部分可藉由執行各向異性蝕刻或其他定向相關蝕刻而移除。舉例而言，可使用各向異性電漿蝕刻，諸如反應性離子蝕刻(RIE)。
圖2I展示圍繞第一窄、高的介電隔離結構215-1及第二窄、高的介電隔離結構215-2磊晶生長半導體材料219-1、219-2、219-3之層。磊晶材料之層可環繞且填充於窄、高的介電隔離結構之間的空間中。
在一些實施例中，磊晶生長之半導體材料可為磊晶生長之單晶矽或半導體材料。在其他實施例中，磊晶生長之半導體材料可為磊晶生長之結晶化合物半導體材料，諸如磊晶生長之結晶化合物矽鍺材料。如下文將進一步解釋，在一態樣中，磊晶生長之半導體材料可與周邊區中之半導體材料相同。或者，在另一態樣中，磊晶生長之半導體材料(例如，磊晶結晶矽鍺材料)可不同於周邊區中之半導體材料(例如，磊晶單晶矽)。
在一些實施例中，可視情況使用選擇性磊晶生長製程。選擇性磊晶生長製程與在介電或絕緣材料(例如，摻雜側壁襯墊之矽之氧化物)上相比可更快及/或優先地在半導體起始材料(例如，半導體基板之主要上表面的露出半導體)上生長半導體材料。此選擇性磊晶生長可傾向於自下而上建置層，而非具有自窄、高的介電隔離結構之側面橫向向內生長之大組件。然而，選擇性磊晶生長為任選的且非要求的。
在一些實施例中，可視情況使用高溫選擇性或普通磊晶生長製程。較高之溫度可幫助增加生長率及/或幫助減少磊晶材料中之缺陷，但非要求的。如所示，在一態樣中，磊晶材料之層的厚度可實質上等於(或者視情況高於)窄、高的介電隔離結構之高度。
在一些實施例中，可視情況執行任選平坦化操作以平坦化基板之上表面，以使得窄、高的介電隔離結構之頂部及磊晶半導體層之上表面實質上共平面。合適之平坦化操作的實例為化學機械拋光(CMP)。或者，平坦化操作可藉由控制磊晶層之生長之速率及/或藉由偵測磊晶層的生長之端點以使得上表面在無此平坦化操作的情況下足夠平坦而省略。
圖2J展示將摻雜側壁襯墊217-1、217-2、217-3、217-4之摻雜劑擴散或驅動至磊晶半導體層219-1、219-2、219-3之鄰近部分中。在一些實施例中，將摻雜劑擴散或驅動至磊晶半導體材料中可藉由熱製程(例如，熱擴散製程)執行。在一態樣中，熱製程可將摻雜側壁襯墊暴露至(例如)自約800℃變化至約1300℃或自約900℃變化至約1200℃之高溫歷時(例如)自幾秒變化至幾分鐘或自約20秒變化至約3分鐘的短暫時間週期。一般而言，溫度愈高時間愈短，或溫度愈低時間愈長。此等特定溫度及時間僅為實例且非要求的。在一些實施例中，(諸如)若後續熱製程足以將摻雜劑擴散至所要程度，則單獨之專用熱製程非要求的。此(例如)對於後續熱閘氧化操作及/或後續井驅動操作可如此。
製程中之擴散或驅動本質上可分散或摻合半導體材料之鄰近部分內的摻雜劑。如先前所提及，在一些實施例中，摻雜劑可為p型或受體摻雜劑，其可操作以使鄰近半導體材料亦為p型半導體及/或具有p型導電性。此可幫助圍繞光電二極體之N+區提供p型層。或者，相反摻雜劑類型可視情況用於此等區。
所展示且描述之方法僅為一實例，且本發明之範疇不限於僅此一實例。可視情況將某些操作添加至此方法及/或自此方法移除某些操作，及/或可以不同次序執行某些操作。舉例而言，可在形成窄的保形摻雜層216之後移除窄的抗蝕劑結構214-1、214-2。作為另一實例，任選蝕刻終止層可形成於介電層212之下以幫助終止蝕刻。作為又一實例，可在製造之稍後階段執行製程中之驅動。可對方法進行許多修改及調適且其為預期的。亦應瞭解，包括所主張方法之方法在於操作集合的子集。
隨後，可執行實質上習知進一步處理操作以在窄、高的介電隔離結構之間在磊晶半導體層內形成光電二極體及/或像素。在一些實施例中，像素可為1.75 μm或更小像素，或1.4 μm或更小像素，但本發明之範疇並未如此限制。有利地，窄、高的介電隔離結構可幫助改良鄰近光電二極體及/或像素之隔離的量(例如，幫助減少串音、模糊現象(blooming)、接面洩漏等)。周邊電路可形成於像素陣列之周邊區等中。在BSI影像感測器之狀況下，半導體基板之背表面可變薄以近似靠近窄、高的隔離結構的底部。本發明之範疇不限於任何已知的此等後續操作。
短暫地考慮用作方法之起始基板的起始半導體基板(例如，半導體基板210)。在一些實施例中，此起始基板可為(例如)具有約200 μm之厚度的高度摻雜半導體基板，其具有生長於其上之(例如)具有約2 μm至10 μm之厚度的輕摻雜磊晶半導體層。將使用此輕摻雜磊晶半導體層形成像素陣列或其他積體電路。然而，此輕摻雜磊晶半導體層傾向於增加提供起始基板之成本。在本發明之實施例中，另一選項為在上面未形成有輕摻雜磊晶半導體層的情況下替代地以高度摻雜半導體基板(例如，具有約200 μm之厚度)開始。如上文所述而生長之磊晶層可替換習知起始晶圓中之磊晶層。此可允許較少成本之起始基板之使用，但非要求的。
在一些實施例中，用於像素陣列之磊晶半導體材料219-1、219-2、219-3可為與用於周邊區/電路之半導體材料類型相同的半導體材料。舉例而言，兩者皆可為單晶矽(例如，磊晶矽)。作為另一實例，兩者皆可為結晶矽鍺材料。
或者，在其他實施例中，用於像素陣列之磊晶半導體材料219-1、219-2、219-3可為不同於用於周邊區/電路之半導體材料之類型的半導體材料。舉例而言，用於周邊區/電路之半導體材料可為單晶矽(例如，磊晶矽)，而用於像素陣列之磊晶半導體材料219-1、219-2、219-3可為不同類型之半導體材料(諸如)以提供不同於單晶矽(例如，矽鍺材料)之光偵測特性的光偵測特性。在周邊區/電路中使用單晶矽(例如，p型摻雜單晶矽)可促進標準互補金氧半導體(CMOS)處理之使用以在周邊區中形成電晶體及/或電路。在一些實施例中，在像素陣列外部的周邊區中之電晶體及/或電路視情況可使用STI，此係由於如本文中別處所揭示之藉由窄、高的介電隔離結構的增強型隔離一般不需要用於此等周邊電路。此可幫助避免需要修改與周邊區/電路相關聯的現有設計規則。或者，如本文中別處所揭示之窄、高的介電隔離結構視情況可在需要時用於周邊區/電路中。
圖3A至圖3C為表示在具有不同類型之半導體材料的半導體基板310中在對應於溝槽322之區內的磊晶半導體材料319-1、319-2、319-3中形成像素陣列之窄、高的介電隔離結構315-1、315-2的方法之實例實施例之不同階段的基板之橫截面側視圖。
圖3A展示具有形成或界定於半導體基板之主要上表面內之溝槽322的第一類型之半導體材料(例如，矽)的半導體基板310。溝槽在範圍上對應於像素陣列區320之預期位置。在溝槽外部，半導體基板之部分處於周邊區321-1、321-2之預期位置處。摻雜隔離區311-1、311-2在窄、高的介電隔離結構之預期位置之下形成於溝槽的底部，該等窄、高的介電隔離結構隨後將形成於溝槽內。
圖3B展示在溝槽322內形成介電層312。介電層可具有與圖2B之介電層212相同或類似的屬性。介電層之主要上表面與半導體基板之主要上表面實質上共平面。適當時，平坦化操作(例如，CMP)可用以使此等表面共平面。
圖3C展示形成於先前由介電層312佔用之區內的窄、高的介電隔離結構315-1、315-2，磊晶半導體材料319-1、319-2、319-3，及擴散摻雜側壁襯墊318。溝槽區內之所得結構類似於圖2J之結構。可實質上如先前關於圖2B至圖2J所述而執行此等結構。舉例而言，操作可包括沈積且圖案化光阻層(如圖2C至圖2D中)、自介電層312蝕刻窄、高的介電隔離結構(如圖2E至圖2F中)、沈積薄的保形摻雜層且移除薄的保形摻雜層之橫向部分(如圖2G至圖2H中)、圍繞窄、高的介電隔離結構315-1、315-2生長磊晶半導體材料319-1、319-2、319-3之層(如圖2I中)，及將摻雜劑擴散至磊晶半導體材料319-1、319-2、319-3中(如圖2J中)。
有利地，此方法可允許磊晶半導體材料319-1、319-2、319-3形成為不同於半導體基板310之類型的半導體材料。如先前所提及，此可幫助避免需要更改用以形成周邊區/電路之已知習知製程。
圖4為影像感測器系統440之實例實施例之方塊圖。影像感測器系統之所說明實施例包括像素陣列441、讀出電路444、功能邏輯443及控制電路445。像素陣列或影像感測器陣列包括二維陣列之像素(例如，像素P1、P2、P3、...Pn)。如所說明，影像感測器陣列之像素配置為列(例如，列R1至Ry)及行(例如，行C1至Cx)。通常存在眾多列及眾多行。在影像獲取期間，像素中之每一者可獲取影像資料(例如，影像電荷)。在一實施例中，每一像素為互補金氧半導體(CMOS)像素。在另一實施例中，每一像素為電荷耦合裝置(CCD)型像素。影像感測器陣列可實施為正面照明(FSI)影像感測器陣列抑或背面照明(BSI)影像感測器陣列。影像感測器陣列可為彩色抑或黑白的。影像感測器陣列可用以獲取影像資料(例如，2D影像及/或視訊)。
在每一像素已獲取其影像資料或影像電荷之後，影像資料係藉由讀出電路444讀出且傳送至功能邏輯443。讀出電路可沿讀出行線442同時讀出一列影像資料，或使用行讀出、連續讀出、所有像素同時完全並行讀出等讀出影像資料。在一態樣中，功能邏輯可僅儲存影像資料，或在另一態樣中，功能邏輯可使用技術中已知之各種方式(例如，裁剪、旋轉、移除紅眼、調整亮度、調整對比度等)操縱影像資料。功能邏輯可以硬體、軟體、韌體或組合實施。控制電路445耦接至像素陣列以控制像素陣列之操作特性。舉例而言，控制電路可產生用於控制影像獲取之快門信號。快門信號可為全域快門信號或滾動快門信號。
在以上描述中，為達成解釋之目的，已闡述眾多特定細節以便提供對本發明之實施例的透徹理解。然而，對於熟習此項技術者將顯而易見，可在無此等特定細節中之一些的情況下實踐一或多個其他實施例。所描述之特定實施例並非被提供以限制本發明而是說明本發明。熟習此項技術者亦應瞭解，可對本文中所揭示之實施例進行修改，諸如對實施例之組件的大小、形狀、組態、形式、功能、材料。本發明之範疇並非藉由上文所提供之特定實例確定而僅藉由以下申請專利範圍確定。
在其他情況下，已以方塊圖形式或並非詳細地展示熟知結構、裝置及操作以便避免混淆對描述之理解。為達成說明之簡單及清晰之目的，不必按比例繪製圖中所說明之元件。舉例而言，為清晰起見相對於其他元件誇示元件中之一些的尺寸。此外，在考慮適當的情況下，參考數字或參考數字之終端部分已在圖當中重複以指示相應或相似元件，其視情況可具有類似特性。
亦應瞭解，遍及此說明書對「一實施例」或「一或多個實施例」之參考(例如)意謂特定特徵可包括於本發明之實踐中。類似地，應瞭解，在描述中，為達成簡化本發明且輔助理解各種發明性態樣之目的，各種特徵有時在單一實施例、圖或其描述中群集在一起。然而，本發明之此方法不被解譯為反映本發明要求多於在每一請求項中明確敍述之特徵的特徵之意圖。實情為，如以下申請專利範圍反映，發明性態樣可在於少於單一揭示實施例之所有特徵。因此，實施方式之後的申請專利範圍特此明確併入至此實施方式中，其中每一請求項獨立地作為本發明之單獨實施例。
100．．．像素陣列
101．．．矽基板
102-1．．．第一像素
102-2．．．第二像素
103-1．．．第一隔離區
103-2．．．第二隔離區
103-3．．．第三隔離區
104-1．．．摻雜隔離區
104-2．．．摻雜隔離區
104-3．．．摻雜隔離區
105-1．．．深溝槽隔離(DTI)
105-2．．．深溝槽隔離(DTI)
105-3．．．深溝槽隔離(DTI)
210．．．半導體基板
211-1．．．第一摻雜隔離區
211-2．．．第二摻雜隔離區
212．．．介電層
213．．．薄光阻層
214．．．經圖案化光阻層
214-1．．．第一窄部分/窄的抗蝕劑結構
214-2．．．第二窄部分/窄的抗蝕劑結構
215．．．經圖案化介電層
215-1．．．第一窄、高的介電隔離結構
215-2．．．第二窄、高的介電隔離結構
216．．．薄的保形摻雜層
217-1．．．摻雜側壁襯墊
217-2．．．摻雜側壁襯墊
217-3．．．摻雜側壁襯墊
217-4．．．摻雜側壁襯墊
218．．．擴散摻雜側壁襯墊
219-1．．．半導體材料/磊晶半導體層
219-2．．．半導體材料/磊晶半導體層
219-3．．．半導體材料/磊晶半導體層
310．．．半導體基板
311-1．．．摻雜隔離區
311-2．．．摻雜隔離區
312．．．介電層
315-1．．．窄、高的介電隔離結構
315-2．．．窄、高的介電隔離結構
318．．．擴散摻雜側壁襯墊
319-1．．．磊晶半導體材料
319-2．．．磊晶半導體材料
319-3．．．磊晶半導體材料
320．．．像素陣列區
321-1．．．周邊區
321-2．．．周邊區
322．．．溝槽
440．．．影像感測器系統
441．．．像素陣列
442．．．讀出行線
443．．．功能邏輯
444．．．讀出電路
445．．．控制電路
圖1為包括隔離區之像素陣列之簡單的兩像素實例之橫截面側視圖。
圖2A至圖2J為表示在半導體基板中形成窄、高的介電隔離結構之方法的實例實施例之不同階段的基板之橫截面側視圖。
圖3A至圖3C為表示在具有不同類型之半導體材料的半導體基板中在溝槽內之磊晶半導體材料中形成像素陣列之窄、高的介電隔離結構之方法的實例實施例之不同階段的基板之橫截面側視圖。
圖4為具有可藉由本文中所揭示之方法製造之像素陣列的影像感測器系統之實例實施例的方塊圖。
210．．．半導體基板
211-1．．．第一摻雜隔離區
211-2．．．第二摻雜隔離區
215-1．．．第一窄、高的介電隔離結構
215-2．．．第二窄、高的介電隔離結構
218．．．擴散摻雜側壁襯墊
219-1．．．半導體材料/磊晶半導體層
219-2．．．半導體材料/磊晶半導體層
219-3．．．半導體材料/磊晶半導體層

Claims (24)

  1. 一種形成用於一影像感測器陣列之隔離結構之方法，該方法包含：在一半導體基板上形成一介電層；自該介電層形成窄、高的介電隔離結構，其中該等窄、高的介電隔離結構具有不大於0.3微米之一寬度及至少1.5微米之一高度；及圍繞該等窄、高的介電隔離結構磊晶生長一半導體材料。
  2. 如請求項1之方法，其中形成該等窄、高的介電隔離結構係包含：在該介電層上形成一經圖案化光阻層；及以一各向異性蝕刻經由該經圖案化光阻層自該介電層蝕刻該等窄、高的介電隔離結構。
  3. 如請求項2之方法，其中自該介電層蝕刻該等窄、高的介電隔離結構係包含執行一反應性離子蝕刻。
  4. 如請求項1之方法，其中形成該等窄、高的介電隔離結構係包含形成具有不大於0.25微米之一寬度及至少1.7微米之一高度的窄、高的介電隔離結構。
  5. 如請求項1之方法，其中磊晶生長該半導體材料係包含選擇性磊晶生長該半導體材料。
  6. 如請求項1之方法，其進一步包含在磊晶生長該半導體材料之前，沿該等窄、高的介電隔離結構之側壁形成薄的、保形摻雜側壁襯墊。
  7. 如請求項6之方法，其中形成該等摻雜側壁襯墊係包含：藉由執行一原子層沈積在該等窄、高的介電隔離結構之上表面上且沿該等窄、高的介電隔離結構之該等側壁及在該半導體基板之一主要上表面上沈積具有30奈米與70奈米間的一厚度的一薄的、保形摻雜層；及藉由執行一各向異性蝕刻自該等窄、高的介電隔離結構之該等上表面上且自該半導體基板之該主要上表面上移除該薄的、保形摻雜層之部分。
  8. 如請求項6之方法，其進一步包含在磊晶生長該半導體材料之後，將來自該薄的、保形摻雜層之摻雜劑熱擴散至該磊晶生長之半導體材料中。
  9. 如請求項6之方法，其中該等薄的、保形摻雜側壁襯墊包含一摻雜半導體材料。
  10. 如請求項1之方法，其進一步包含在該半導體基板中蝕刻一溝槽，且其中形成該介電層係包含在該溝槽內形成該介電層。
  11. 如請求項1之方法，其中該半導體基板包含一高度摻雜半導體基板，且其中該介電層形成於該高度摻雜半導體基板之一主要上表面上而無位於該半導體基板與該介電層之間的一磊晶層。
  12. 如請求項1之方法，其進一步包含在該磊晶生長之半導體材料中形成像素。
  13. 一種設備，其包含：一半導體基板，其具有一主要上表面；窄、高的介電隔離結構，其形成於該半導體基板之該主要上表面上，其中該等窄、高的介電隔離結構具有不大於0.3微米之一寬度及至少1.5微米之一高度；及磊晶半導體材料，其在該半導體基板之該主要上表面上圍繞該等窄、高的介電隔離結構。
  14. 如請求項13之設備，其中該磊晶半導體材料在與該等窄、高的介電隔離結構之底部共平面的一界面處交切(meet)該半導體基板之該主要上表面。
  15. 如請求項13之設備，其中該等窄、高的介電隔離結構之底部與該半導體基板之該主要上表面共平面。
  16. 如請求項13之設備，其中該等窄、高的介電隔離結構之底部不由經蝕刻表面界定。
  17. 如請求項13之設備，其進一步包含在該等窄、高的介電隔離結構之下的摻雜隔離結構，其中該等摻雜隔離結構具有與該半導體基板之該主要上表面共平面的上表面。
  18. 如請求項13之設備，其中該等窄、高的介電隔離結構無內部空隙。
  19. 如請求項13之設備，其中該等窄、高的介電隔離結構具有不大於0.25微米之一寬度及至少1.7微米之一高度。
  20. 如請求項13之設備，其進一步包含沿鄰近於該等窄、高的介電隔離結構之側壁的區擴散的摻雜劑。
  21. 如請求項13之設備，其中該等窄、高的介電隔離結構及該磊晶半導體材料凹入於對應於形成於該半導體基板中之一溝槽的一區內，其中該等窄、高的介電隔離結構之頂部及該磊晶半導體材料之頂部與該半導體基板之該主要上表面共平面。
  22. 如請求項13之設備，其中該半導體基板包含一高度摻雜半導體基板，且其中該等窄、高的介電隔離結構形成於該高度摻雜半導體基板之該主要上表面上而無位於該高度摻雜半導體基板之該主要上表面與該等窄、高的介電隔離結構之底部之間的一磊晶層。
  23. 如請求項13之設備，其進一步包含在該磊晶半導體材料內之像素。
  24. 一種設備，其包含：一半導體基板，其具有一主要上表面；窄、高的介電隔離結構，其形成於該半導體基板之該主要上表面上，其中該等窄、高的介電隔離結構具有不大於0.25微米之一寬度及至少1.7微米之一高度；磊晶半導體材料，其在該半導體基板之該主要上表面上圍繞該等窄、高的介電隔離結構，其中該磊晶半導體材料在與該等窄、高的介電隔離結構之底部共平面的一界面處交切該半導體基板的該主要上表面；摻雜隔離結構，其在該等窄、高的介電隔離結構之下，其中該等摻雜隔離結構具有與該半導體基板之該主要上表面共平面的上表面；擴散摻雜劑，其在沿該等窄、高的介電隔離結構之側壁之該磊晶半導體材料中；及像素，其在該磊晶半導體材料內。
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