TW201301253A - 閘極驅動電路與具有其之顯示裝置（二） - Google Patents

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Hyung-Guel Kim
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Abstract

提供一種液晶顯示裝置，其包括一閘極驅動電路係配置在一液晶顯示面板上。該裝置進一步包括一資料驅動晶片，其係配置在液晶顯示面板上，施以資料驅動信號至資料線。閘極驅動電路包括相互平行地連接的複數級。該等級之每一奇數級將閘極驅動信號施加至該等閘極線之奇數閘極線，以因應一第一時鐘信號，以及該等級之每一偶數級將閘極驅動信號施加至該等閘極線之偶數閘極線，以因應一其之相位係與第一時鐘信號的相位相反的第二時鐘信號。

Description

閘極驅動電路與具有其之顯示裝置(二) 發明領域
本發明係有關於一閘極驅動電路及一顯示裝置，更特定言之，係有關於一液晶顯示裝置，其包括一與一液晶顯示面板一體成型的閘極驅動電路。
發明背景
液晶顯示(LCD)裝置包括一液晶顯示面板，其具有一液晶層***於二基板之間。液晶顯示(LCD)面板包括一顯示區域，以及環繞該顯示區域的周圍區域。該顯示區域包括複數之閘極線、複數之資料線其之配置方向與閘極線之方向垂直以及複數之薄膜電晶體(TFTs)係於該閘極線與該資料線之間連接。該等周圍區域包括一閘極驅動電路用於連續地輸出閘極驅動信號至閘極線，以及一資料驅動電路用於輸出資料信號至資料線。
在大型液晶顯示(LCD)裝置中，將閘極驅動信號施加至閘極線，由於閘極線較長以及薄膜電晶體(TFTs)之數目較多而會延遲。由於提供閘極驅動信號至包括在閘極驅動電路中的相鄰級，所以閘極驅動信號會進一步地延遲。因此，閘極驅動電路之操作特性會受惡化。進一步地，閘極驅動電路係配置與資料驅動電路平行，與液晶顯示(LCD)面板之周圍區域一體成型，致使液晶顯示(LCD)裝置具有一對稱結構。於此例中，增加了液晶顯示(LCD)裝置之黑色矩陣(BM)寬度。因此，存在著液晶顯示(LCD)裝置能夠改良閘極驅動電路之操作特性，以及降低黑色矩陣(BM)寬度的需求。
發明概要
本發明提供一具有改良的操作特性的閘極驅動電路。
本發明進一步提供一液晶顯示裝置，其中一單一晶片係與一液晶面板一體成型。
本發明進一步提供一有機電激發光顯示裝置。
本發明提供一具有雙顯示螢幕的液晶顯示裝置。
根據本發明之一觀點，一閘極驅動元件用於將閘極驅動信號施加至一液晶顯示面板的閘極線，包括複數之相互平行地連接的級，用以將閘極驅動信號施加至一液晶顯示面板的閘極線，其中該等級之每一奇數級輸出閘極驅動信號至該等閘極線之奇數閘極線，以因應一第一時鐘信號，以及該等級之每一偶數級輸出閘極驅動信號至該等閘極線之偶數閘極線，以因應一第二時鐘信號，第二時鐘信號相位係與第一時鐘信號的相位相反。
根據本發明之另一觀點，一液晶顯示裝置，包括一具有複數之像素的液晶顯示面板，該等像素具有複數之閘極線、複數之資料線以及複數之切換元件係於該等閘極線與資料線之間連接；一閘極驅動電路係配置在液晶顯示面板上並包括複數級係相互平行地連接，其中該等級之每一奇數級將閘極驅動信號施加至該等閘極線之奇數閘極線，以因應一第一時鐘信號；以及該等級之每一偶數級將閘極驅動信號施加至該等閘極線之偶數閘極線，以因應一第二時鐘信號，其之相位係與第一時鐘信號的相位相反；以及一資料驅動晶片，其係配置在液晶顯示面板上，施以資料驅動信號至資料線。
根據本發明之另一觀點，一有機電激發光顯示裝置，包括一具 有複數之像素的有機電激發光顯示面板，該等像素具有複數之資料線、複數之閘極線以及複數之有機電激發光元件係連接該等閘極與資料線；一閘極驅動電路係配置在有機電激發光顯示面板上並包括複數級係相互平行地連接，其中該等級之每一奇數級將閘極驅動信號施加至該等閘極線之奇數閘極線，以因應一第一時鐘信號；以及該等級之每一偶數級將閘極驅動信號施加至該等閘極線之偶數閘極線，以因應一第二時鐘信號，其之相位係與第一時鐘信號的相位相反；以及一資料驅動晶片，其係配置在有機電激發光顯示面板上，施以資料驅動信號至資料線。
根據本發明之另一觀點，一液晶顯示裝置，包括：一具有複數之閘極線與複數之資料線的液晶顯示面板；一第一閘極驅動電路包括複數之第一級係相互平行地連接並配置在液晶顯示面板上，將第一閘極驅動信號輸出至該等閘極線之奇數閘極線的第一級具有一空白期間；一第二閘極驅動電路包括複數之第二級係相互平行地連接並配置在液晶顯示面板上，於空白期間，將第二閘極驅動信號輸出至該等閘極線之偶數閘極線的第二級；以及一資料驅動晶片，配置在液晶顯示面板上，用以輸出資料驅動信號至資料線。
根據本發明之另一觀點，一液晶顯示裝置，包括：一具有複數之閘極線與複數之資料線的液晶顯示面板；一第一閘極驅動電路包括複數之第一級係相互平行地連接並配置在液晶顯示面板上，第一級輸出具有一第一仿真期間及一接續該第一仿真期間的第一主動期間的第一閘極驅動信號，至該等數閘極線之奇數閘極線；一第二閘極驅動電路包括複數之第二級係相互平行地連接並配置在液晶顯示面板上，第二級輸出具有一第二仿真期間及一接續該第二仿真 期間的第二主動期間的第二閘極驅動信號，至該等閘極線之偶數閘極線；以及一資料驅動晶片，配置在液晶顯示面板上，用以在第一及第二主動期間輸出資料驅動信號至該等資料線。
根據本發明之進一步觀點，一液晶顯示裝置，包括：一具有複數之第一閘極線與複數之第一資料線的第一液晶顯示面板；一第一閘極驅動電路包括複數之第一級係相互平行地連接並配置在該第一液晶顯示面板上，第一級將第一閘極驅動信號輸出至該等第一閘極線之奇數閘極線；一第二閘極驅動電路包括複數之第二級係相互平行地連接並配置在第一液晶顯示面板上，第二級將第二閘極驅動信號輸出至該等第一閘極線之偶數閘極線；一具有複數之第二閘極線與複數之第二資料線的第二液晶顯示面板；一第三閘極驅動電路包括複數之第三級係相互平行地連接並配置在該第二液晶顯示面板上，第三級將第三閘極驅動信號輸出至第三閘極線；一資料驅動晶片，配置在該第一液晶顯示面板上，用以輸出第一及第二資料信號至該第一及第二資料線並用以將第一至第三閘極控制信號輸送至第一至第三閘極驅動電路，其中第二資料信號係經由第一資料線傳送至第二資料線；以及一第一軟式印刷電路板，其係配置在第一液晶顯示面板與第二液晶顯示面板之間，與第一液晶顯示面板之第一資料線及第二液晶顯示面板之第二資料線作電連接。
根據本發明之進一步觀點，一液晶顯示裝置，包括：一具有複數之主閘極線與複數之主資料線的主液晶顯示面板；一主閘極驅動電路包括複數之主級係相互平行地連接並配置在主液晶顯示面板上，主級輸出主閘極驅動信號至主閘極線；一具有複數之子閘極線與複數之子資料線的子液晶顯示面板；一子閘極驅動電路包括複數 之子級係相互平行地連接並配置在子液晶顯示面板上，子級輸出子閘極驅動信號至子閘極線；一資料驅動晶片，配置在主液晶顯示面板上，用以輸出主及子資料信號至主及子資料線，以及用以輸出主閘極控制信號至主閘極驅動電路，其中子資料信號係經由主資料線傳輸至子資料線；以及一軟式印刷電路板，其係配置在主液晶顯示面板與子液晶顯示面板之間，與主液晶顯示面板之主資料線及子液晶顯示面板之子資料線作電連接。
本申請案係請求於2003年11月18日所提出申請的韓國專利申請案第2003-81525號，以及於2003年4月29日所提出申請的韓國專利申請案第2003-27087號之優先權，其之內容於此以全文引用方式併入本案以為參考資料。
較佳實施例之詳細說明
第1圖係為本發明之一示範具體實施例的一液晶顯示裝置的概略平面視圖。一液晶顯示裝置500包括一液晶顯示面板300、一閘極驅動電路350、一資料驅動晶片370以及一軟式印刷電路板(FPC)400。液晶顯示面板300包括一第一基板100、一面向該第一基板100的第二基板200以及一液晶層(未顯示)係***於該第一與第二基板100及200之間。
液晶顯示面板300包括一顯示區域DA，用以顯示一影像，以及第一至第三周圍區域PA1-PA3與該顯示區域DA相鄰。顯示區域DA包括像素矩陣，其具有複數之閘極線GLn係配置在一第一方向D1上、複數之資料線DLm係配置在一第二方向D2上，其大體上係垂直於該第一方向D1，並與閘極線GLn隔離，以及複數之薄膜電晶體 (TFT)110係於閘極線GLn與資料線DLm之間連接。於示範的具體實施例中，”n”及”m”係為1或大於1的一整數。每一薄膜電晶體(TFT)110包括一閘極與該每一閘極線GL連接、一源極(一第一電流電極)與該每一資料線DL連接以及一汲極(或是一第二電流電極)與一液晶電容器Clc連接。
閘極驅動電路350係配置在第一周圍區域PA1上，並且輸出閘極驅動信號至閘極線GLn。資料驅動晶片370係安裝在第三周圍區域PA3上，並且輸出資料信號至資料線DLm。軟式印刷電路板(FPC)400進一步安裝在第三周圍區域PA3上，為了連接一外部裝置(未顯示)，用於驅動液晶顯示面板300至資料驅動晶片370。軟式印刷電路板(FPC)400以資料驅動晶片370提供一資料信號、一資料控制信號以及一閘極控制信號。資料驅動晶片370輸出資料信號至資料線DLm，以及提供閘極控制信號至閘極驅動電路350。因應該閘極控制信號，閘極驅動電路350輸出閘極驅動信號至閘極線GLn。
第2圖係為一電路圖，顯示於第1圖中所示的閘極驅動電路。閘極驅動電路350包括一移位暫存器，其具有複數級SRC1-SRCn+1相互平行地連接。該等級包括N個驅動級SRC1-SRCn，以及一仿真級SRCn+1。每一級SRC1至SRCn+1包括一時鐘信號終端CK、一第一輸出終端GOUT、一第二輸出終端SOUT、一輸入終端IN以及一控制終端CT。於此例中，N係為1或大於1的一整數。
第一及第二時鐘信號CK及CKB，彼此具相反相位，係可交替地施加至該等級之時鐘信號終端CK。例如，第一時鐘信號CK係施加至該等級之奇數級SRC1、SRC3、...、SRCn+1。第二時鐘信號CKB係施加至該等級之偶數級SRC2、SRC4、...、SRCn。因應該第一或 第二時鐘信號CK或CKB，該第一輸出終端GOUT輸出第一或第二時鐘信號CK或CKB作為一閘極驅動信號，其係施加至其中之一對應的閘極線GLn，以及第二輸出終端SOUT輸出第一或第二時鐘信號CK或CKB作為一級驅動信號。
輸入終端IN接收自一先前級之第二輸出終端SOUT輸出的級驅動信號，以及控制終端CT接收自一居後級之第二輸出終端SOUT輸出的級驅動信號。第一驅動級SRC1之輸入終端IN接收一開始信號ST，因其不具相關於該第一驅動級SRC1之先前級。同時，仿真級SRCn+1之控制終端CT接收開始信號ST，因其不具相關於該仿真級SRCn+1之居後級。級SRC1至SRCn+1之每一級進一步包括一接地電壓終端VSS以及一驅動電壓終端VDD，分別地接收一接地電壓與一驅動電壓。
第3圖係為第2圖之閘極驅動電路的一計時圖。第一及第二時鐘信號CK及CKB彼此具相反相位，例如，一高狀態或一低狀態。激發第一驅動級SRC1以因應高狀態的開始信號ST，並經由第一輸出終端GOUT輸出一高狀態的第一閘極驅動信號G_OUT1。由於一第一閘極線GL1與第一輸出終端GOUT連接，並且與第一閘極線GL1連接的薄膜電晶體110及液晶電容器Clc係作動如一負載，所以第一閘極驅動信號G_OUT1係受延遲。
第一驅動級SRC1經由第二輸出終端SOUT輸出一高狀態的一第一級驅動信號S_OUT1。由於第一驅動級SRC1之第二輸出終端SOUT的負載係相對地小，所以輸出第一級驅動信號S_OUT1而無延遲。提供第一級驅動信號S_OUT1至一第二驅動級SRC2之輸入終端IN，因此第二驅動級SRC2係不論第一閘極驅動信號G_OUT1之延遲 而作動。
第二驅動級SRC2分別地經由一第一輸出終端GOUT及一第二輸出終端SOUT，輸出一高狀態的一第二閘極驅動信號G_OUT2及一高狀態的第二級驅動信號S_OUT2。提供第二級驅動信號S_OUT2至第一驅動級SRC1之控制終端CT，以及提供至第三驅動級SRC3之輸入終端IN。因此，分別地自第一驅動級SRC1之第一及第二輸出終端GOUT及SOUT輸出的第一閘極驅動信號G_OUT1及第一級驅動信號S_OUT1，係經轉變成為一低狀態以因應第二級驅動信號S_OUT2。
第三驅動級SRC3分別地經由第一及第二輸出終端GOUT及SOUT，輸出高狀態的一第三閘極驅動信號G_OUT3及一第三級驅動信號S_OUT3，同時自第二驅動級SRC2之第一及第二輸出終端GOUT及SOUT輸出的第二閘極驅動信號G_OUT2及第二級驅動信號S_OUT2，係經轉變由一高狀態成為一低狀態。藉由重複地執行前述的動作，處在高狀態下的閘極驅動信號係連續地自驅動級SRC1至SRC_On輸出。
第4圖係為一電路圖，顯示第2圖之每一級。閘極驅動電路350之該等級中的每一級，包括一第一上拉部分351、一第二上拉部分352、一第一下拉部分353、一第二下拉部分354、一上拉驅動部分355及一下拉驅動部分356。
第一上拉部分351自時鐘信號終端CK，將第一時鐘信號CK或是第二時鐘信號CKB傳送至第一輸出終端GOUT。第二上拉部分352自時鐘信號終端CK，將第一時鐘信號CK或是第二時鐘信號CKB傳送至第二輸出終端SOUT。
第一上拉部分351包括一第一N型金氧半導體(NMOS)電晶體NT1，其具有一閘極與一第一節點N1連接、一源極與時鐘信號終端CK連接以及一汲極與第一輸出終端GOUT連接。第二上拉部分352包括一第二NMOS電晶體NT2，其具有一閘極與第一NMOS電晶體NT1之閘極連接、一源極與時鐘信號終端CK連接以及一汲極與第二輸出終端SOUT連接。第一及第二NMOS電晶體NT1及NT2分別具有一約為3.5微米的通道長度。第一NMOS電晶體NT1具有一約為1110微米的通道寬度，以及第二NMOS電晶體NT2具有一約為100微米的通道寬度。第一NMOS電晶體NT1與第二NMOS電晶體NT2之通道寬度比係約為10：1。
第一下拉部分353受激發以因應第一上拉部分351之鈍化，並釋放自第一輸出終端GOUT輸出的第一時鐘信號CK或是第二時鐘信號CKB。第二下拉部分354受激發以因應第二上拉部分352之鈍化，並釋放自第二輸出終端SOUT輸出的第一時鐘信號CK或是第二時鐘信號CKB。
第一下拉部分353包括一第三NMOS電晶體NT3，其具有一閘極與一第二節點N2連接、一汲極與第一輸出終端GOUT連接以及一源極與接地電壓終端VSS連接。第二下拉部分354包括一第四NMOS電晶體NT4，其具有一閘極與第三NMOS電晶體NT3之閘極連接、一汲極與第二輸出終端SOUT連接以及一源極與接地電壓終端VSS連接。第三及第四NMOS電晶體NT3及NT4分別具有一約為3.5微米的通道長度。第三NMOS電晶體NT3具有一約為2035微米的通道寬度，以及第四NMOS電晶體NT4具有一約為100微米的通道寬度，因此第三NMOS電晶體NT3與第四NMOS電晶體NT4之通道寬度比係 約為20：1。
上拉驅動部分355包括第五、第六及第七NMOS電晶體NT5、NT6及NT7，並激發該第一及第二上拉部分351及352。第五NMOS電晶體NT5包括一閘極連接至輸入終端IN、一汲極連接至驅動電壓終端VDD以及一源極連接至第一節點N1。第六NMOS電晶體NT6包括閘極及汲極共同地連接至驅動電壓終端VDD、以及一源極連接至第三節點N3。第七NMOS電晶體NT7包括一閘極連接至第一節點N1、一汲極連接至第三節點N3以及一源極連接至接地電壓終端VSS。第五、第六及第七NMOS電晶體NT5、NT6及NT7分別具有約為3.5微米的通道長度。第五NMOS電晶體NT5具有一約為300微米的通道寬度，以及第六及第七NMOS電晶體NT6及NT7分別具有約為50微米的通道寬度。
下拉驅動部分356包括第八、第九、第十及第十一NMOS電晶體NT8、NT9、NT10及NT11，並使第一及第二上拉部分351及352鈍化。再者，下拉驅動部分356激勵第一及第二下拉部分353及354。
第八NMOS電晶體NT8包括一閘極連接至一第三節點N3、一汲極連接至驅動電壓終端VDD以及一源極連接至第二節點N2。第九NMOS電晶體NT9包括一閘極連接至第一節點N1、一汲極連接至第二節點N2以及一源極連接至接地電壓終端VSS。第十NMOS電晶體NT10包括一閘極連接至第二節點N2、一汲極連接至第一節點N1以及一源極連接至接地電壓終端VSS。第十一NMOS電晶體NT11包括一閘極連接至控制終端CT、一汲極連接至第一節點N1以及一源極連接至接地電壓終端VSS。
下拉驅動部分356進一步包括一第十二NMOS電晶體NT12，其具有一閘極連接至輸入終端IN、一汲極連接第二節點N2以及一源極連接至接地電壓終端VSS。第八、九、十、十一及十二NMOS電晶體NT8、NT9、NT10、NT11及NT12具有一約為3.5微米的通道長度。第八及十二NMOS電晶體NT8及NT12具有一約為100微米的通道寬度。第九、十及十一NMOS電晶體NT9、NT10及NT11分別地具有約為150微米、100微米以及150微米的通道寬度。
當輸出終端IN接收來自於一先前級之第二輸出終端SOUT的一級驅動信號時，激發第五NMOS電晶體NT5用以升高位在第一節點N1處的一電位。因應位在第一節點N1處高程度的電位，激發第一及第二NMOS電晶體NT1及NT2，用以分別地經由第一輸出終端GOUT及第二輸出終端SOUT輸出閘極驅動信號及級驅動信號。再者，第七NMOS電晶體NT7經激發以因應位在第一節點N1處的一高程度電位。由於第七NMOS電晶體NT7係經激發以及第六NMOS電晶體NT6維持一激發狀態，所以位在第三節點N3處電位下降。
因應位在第三節點N3處低程度的電位，該第八NMOS電晶體NT8係鈍化，因此，第二節點N2未接收驅動電壓VDD。第九NMOS電晶體NT9經激發以因應位在第一節點N1處高程度的電位，因此位在第二節點N2處的電位係維持在接地電壓VSS。因應位在第二節點N2處低程度的電位，第三及第四NMOS電晶體NT3及NT4係鈍化。
當控制終端CT接收來自於一居後級之第二輸出終端SOUT的級驅動信號時，激發第十一NMOS電晶體NT11用以釋放位在第一節點N1處的電位。因應位在第一節點N1處低程度的電位，第七及第九NMOS電晶體NT7及NT9係鈍化。因此，位在第二節點N2處電位 係逐漸地升高，以因應第八NMOS電晶體NT8之激發，以及第三及第四NMOS電晶體NT3及NT4係經激發，用以自第一及第二輸出終端GOUT及SOUT釋放閘極驅動信號至接地電壓VSS。因應位在第二節點N2處高程度的電位，激發第十二及第十NMOS電晶體NT12及NT10，因此快速地釋放位在第一節點N1處的電位。因此，每一級可輸出閘極及級驅動信號，在一預定期間維持一高狀態。
第5圖係顯示資料驅動晶片370連接至閘極驅動電路350。資料驅動晶片370包括一開始信號輸入終端STT，用以接收一開始信號ST、一第一時鐘信號輸入終端CKT用以接收一第一時鐘信號CK、一第二時鐘信號輸入終端CKBT用以接收一第二時鐘信號CKB、一接地電壓輸入終端VSST用以接收一接地電壓VSS以及一驅動電壓輸入終端VDDT用以接收一驅動電壓VDD。
開始信號輸入終端STT係與閘極驅動電路350之第一驅動級SRC1及仿真級SRCn+1電連接。第一時鐘信號輸入終端CKT係與奇數級SRC1、SRC3、...SRCn+1之時鐘信號終端CK電連接，以及第二時鐘信號輸入終端CKBT係與偶數級SRC2、SRC4、...SRCn之時鐘信號終端CK電連接。接地電壓輸入終端VSST係與級SRC1、...、SRCn+1之接地電壓終端VSS電連接。驅動電壓輸入終端VDDT係與級SRC_O1、...、SRC_On+1之驅動電壓終端VDD電連接。因此，資料驅動晶片370以閘極驅動電路350提供開始信號ST、第一及第二時鐘信號CK及CKB、接地電壓CSS及驅動電壓VDD。
第6圖係為一概略平面圖，顯示本發明之另一示範具體實施例的一有機電激發光顯示裝置。一有機電激發光(EL)顯示裝置700包括一有機電激發光顯示面板600，其具有一第一基板100、一面向該 第一基板100的第二基板200以及一有機電激發光元件(EL)係***於該第一與第二基板100及200之間。
有機電激發光顯示面板600包括一顯示區域DA，用以顯示一影像，以及第一至第三周圍區域PA1至PA3與該顯示區域DA相鄰。顯示區域DA包括以矩陣形式構成的複數之像素、N條閘極線GLs係配置在一第一方向D1上以及M條資料線DL係配置在一第二方向D2上，其大體上係垂直於該第一方向D1，並與閘極線GLs隔離。於此示範的具體實施例中，”N”及”M”係為1或大於1的一整數。
藉由閘極線GL、資料線DL及一電源線PSL定義每一像素，並包括一切換電晶體110、一驅動電晶體120、一有機電激發光元件(EL)。切換電晶體110包括一源極連接至資料線DL、一閘極連接至閘極線GL以及一汲極連接至一液晶電容器Clc與驅動電晶體120之閘極。驅動電晶體120包括一源極係與電源線PSL電連接、一汲極係與有機電激發光元件(EL)連接以及一閘極係與切換電晶體110之汲極連接。液晶電容器Clc係於切換電晶體110之汲極與驅動電晶體120之源極之間電連接。有機電激發光元件(EL)包括一接地陰極及一陽極與驅動電晶體120之汲極連接，俾便接收自電源線PSL所提供的驅動電流。電源線PSL自一外部電源裝置(未顯示)接收一直流電信號。
將一閘極驅動電路350配置在第一周圍區域PA1上，用以連續地輸出閘極驅動信號至閘極線GL。將一資料驅動晶片370安裝在第三周圍區域PA3上，用以輸出一資料信號至資料線DL。可進一步地將用於驅動液晶顯示面板300的一外部裝置(未顯示)，以及一用於將外部裝置與液晶顯示面板300電連接的一軟式印刷電路板(FPC)400安裝在第三周圍區域PA3上。軟式印刷電路板(FPC)400與資料驅動晶 片370電連接，用以輸出一資料信號、一資料控制信號以及一閘極控制信號。因此，將閘極控制信號經由資料驅動晶片370施加至閘極驅動電路350。
如上所述，閘極驅動電路350包括複數級。每一級包括一時鐘信號終端用以接收一時鐘信號、一第一輸出終端用以輸出該時鐘信號作為一閘極驅動信號、一第二輸出終端輸出該時鐘信號作為一級驅動信號、一輸入終端以及一控制終端用以接收級驅動信號。因此，於閘極驅動電路350中，提供級驅動信號至相鄰級之輸入及控制終端而不致失真。因此，改良了閘極驅動電路350之操作特性以及顯示裝置700之顯示特性。
第7圖係為一概略平面視圖，顯示本發明之另一示範具體實施例的一液晶顯示裝置。所用之相同的代表符號係表示與第1圖中所說明之相同或是相似的元件，並將省略任何進一步的說明。
一液晶顯示裝置800包括一液晶顯示面板300、第一及第二閘極驅動電路350及360、一資料驅動晶片370以及一軟式印刷電路板(FPC)400。液晶顯示面板300包括一第一基板100、一第二基板200係面向該第一基板100以及一液晶層(未顯示)係***在該第一及第二基板100及200之間。
第一閘極驅動電路350係配置在第一周圍區域PA1上，並輸出閘極驅動信號至該等閘極線之奇數閘極線GL2n-1。第二閘極驅動電路360係配置在與第一周圍區域PA1相對的第二周圍區域PA2上，並輸出閘極驅動信號至該等閘極線之偶數閘極線GL2n。資料驅動晶片370係安裝在第三周圍區域PA3上，並輸出一資料信號至資料線DLm。在第三周圍區域PA3上，進一步安裝軟式印刷電路板(FPC)400。軟 式印刷電路板(FPC)400與一外部裝置(未顯示)電連接，用於驅動液晶顯示面板300及資料驅動晶片370。資料驅動晶片370輸出一資料信號以及第一與第二閘極控制信號，經由軟式印刷電路板(FPC)400至資料線DLm以及第一與第二閘極驅動電路350及360。因此，第一及第二閘極驅動電路350及360分別地將閘極驅動信號施加至該等閘極線之奇數與偶數閘極線。
第8圖係為一電路圖，顯示在第7圖中所示之第一閘極驅動電路。第一閘極驅動電路350包括一第一移位暫存器，其具有複數之奇數級SRC_O1-SRC_On+1係相互平行地連接。每一奇數級包括於第4圖中所示之級的相同結構。奇數級包括N個驅動級SRC_O1-SRC_On及一仿真級SRC_On+1。奇數級SRC_O1至SRC_On+1之每一級包括一時鐘信號終端CK、一第一輸出終端GOUT、一第二輸出終端SOUT、一輸入終端IN以及一控制終端CT。
第一及第二時鐘信號CK_O及CKB_O係交替地施加至奇數極之時鐘信號終端CK。例如，第一時鐘信號CK_O係施加至該等奇數級之奇數級SRC_O1、SRC_O3、...、SRC_On+1，第二時鐘信號CKB_O係施加至該等奇數級之偶數級SRC_O2、SRC_O4、...、SRC_On。
經由驅動級之奇數級SRC_O1、SRC_O3、...、SRC_On-1之第一輸出終端GOUT，輸出第一時鐘信號CK_O作為一第一閘極驅動信號，以及經由驅動級之偶數級SRC_O2、SRC_O4、...、SRC_On之第一輸出終端GOUT，輸出第二時鐘信號CKB_O作為第一閘極驅動信號。由於不具與仿真級SRC_On+1之第一輸出終端GOUT相對應的閘極線，所以仿真級SRC_On+1之第一輸出終端GOUT係維持在一浮動狀態。奇數級SRC_O1至SRC_On之第一輸出終端GOUT，係與構成 在一顯示區域DA處之奇數閘極線GL1、GL3、...、GL2n-1的一對應閘極線電連接。因此，自奇數級SRC_O1至SRC_On之第一輸出終端GOUT輸出的第一閘極驅動信號，係連續地施加至奇數閘極線GL1、GL3、...、GL2n-1。
經由該等奇數級之奇數級SRC_O1、SRC_O3、...、SRC_On+1之第二輸出終端SOUT，輸出第一時鐘信號CK_O作為一第一級驅動信號，以及經由偶數級SRC_O2、SRC_O4、...、SRC_On之第二輸出終端SOUT，輸出第二時鐘信號CKB_O作為第一級驅動信號。輸入終端IN接收自一先前奇數級之第二輸出終端SOUT所輸出的第一級驅動信號，以及控制終端CT接收自一居後奇數級之第二輸出終端SOUT所輸出的第一級驅動信號。由於不具相關於第一驅動級SRC_O1之先前奇數級，所以第一驅動級SRC_O1之輸入終端IN接收一第一開始信號ST。同時，由於不具相關於仿真級SRC_On+1之居後奇數級，所以仿真級SRC_On+1之控制終端CT接收第一開始信號ST。奇數級SRC_O1至SRC_On+1之每一奇數級進一步包括一接地電壓終端VSS以及一驅動電壓終端VDD，分別地接收一接地電壓及一驅動電壓。
參考第9圖，一第二閘極驅動電路360包括一第二移位暫存器，其具有複數之偶數級SRC_E1-SRC_En+1係相互平行地連接。偶數級SRC_E1至SRC_En+1包括複數之驅動級SRC_E1至SRC_En及一仿真級SRC_En+1。每一偶數級包括與於第4圖中所示之級的相同結構。每一偶數級SRC_E1至SRC_En+1包括一時鐘信號終端CK、一第一輸出終端GOUT、一第二輸出終端SOUT、一輸入終端IN以及一控制終端CT。
時鐘信號終端CK接收一第三時鐘信號CK_E或一第四時鐘信號CKB_E。例如，位在該等偶數級之奇數級SRC_E1、SRC_E3、...、SRC_En+1處的時鐘信號終端CK，接收第三時鐘信號CK_E，以及位在該等偶數級之偶數級SRC_E2、SRC_E4、...、SRC_En處的時鐘信號終端CK接收第四時鐘信號CKB_E。
經由該等驅動級之偶數級SRC_E1、SRC_E3、...、SRC_En-1之第一輸出終端GOUT，輸出第三時鐘信號CK_E作為一第二閘極驅動信號，以及經由該等驅動級之偶數級SRC_E2、SRC_E4、...、SRC_En之第一輸出終端GOUT，輸出第四時鐘信號CKB_E作為第二閘極驅動信號。偶數級SRC_E1至SRC_En之第一輸出終端GOUT，係與構成在一顯示區域DA處之偶數閘極線GL2、GL4、...、GL2n的一對應閘極線電連接。因此，自該等偶數級SRC_E1至SRC_En之第一輸出終端GOUT輸出的第二閘極驅動信號，係連續地施加至偶數閘極線GL2、GL4、...、GL2n。
經由該等偶數級之偶數級SRC_E1、SRC_E3、...、SRC_En+1之第二輸出終端SOUT，輸出第三時鐘信號CK_E作為一第二級驅動信號，以及經由該等偶數級之偶數級SRC_E2、SRC_E4、...、SRC_En之第二輸出終端SOUT，輸出第四時鐘信號CKB_E作為第二級驅動信號。自一先前偶數級之第二輸出終端SOUT所輸出的第二級驅動信號係輸入至輸入終端IN，以及自一居後偶數級之第二輸出終端SOUT所輸出的第二級驅動信號係輸入至控制終端CT。由於不具相關於第一偶數級SRC_E1之先前偶數級，所以第一偶數級SRC_E1之輸入終端IN接收一第二開始信號ST_E。同時，由於不具相關於仿真級SRC_En+1之居後偶數級，所以仿真級SRC_En+1之控制終端CT 接收第二開始信號ST_E。
第10圖係為於第8及9圖中所示之第一及第二閘極驅動電路的一計時圖。於一段預定期間T，第一、第二、第三及第四時鐘信號CK_O、CKB_O、CK_E及CKB_E分別具有一高狀態或是一低狀態，致使在四分之一期間1/4T，僅存在一高狀態之時鐘信號。因此，每一第一、第二、第三及第四時鐘信號CK_O、CKB_O、CK_E及CKB_E於首先的四分之一期間1/4T具有一高狀態，而在最後期間，亦即，四分之三期間3/4T係具一低狀態。為了在四分之一期間1/4T僅有一時鐘信號具有一高狀態，該第二至第三時鐘信號CKB_O、CK_E及CKB_E係相關於第一時鐘信號CK_O而延遲。特別地，第二時鐘信號CKB_O係在一半期間1/2T之前相關於第一時鐘信號CK_O而延遲，第三時鐘信號CK_E係在四分之一期間1/4T之前相關於第一時鐘信號CK_O而延遲，以及第四時鐘信號CKB_E係在四分之三期間3/4T之前相關於第一時鐘信號CK_O而延遲。
因應一第一開始信號ST_O自一高狀態至一低狀態的轉變，一第一奇數級SRC_O1輸出一高狀態的第一時鐘信號CK_O作為一第一閘極驅動信號，其係施加至一第一閘極線GL1。第二開始信號ST_E係在四分之一期間之前相關於第一開始信號ST_O而延遲，但在四分之一期間之前相關於第三時鐘信號CK_E係為領先的。當第二開始信號ST_E係由一高狀態轉變至一低狀態時，一第一偶數級SRC_E1輸出一高狀態的第三時鐘信號CK_E作為一第二閘極驅動信號，其係施加至一第二閘極線GL2。因此，在將施加至奇數閘極線GL1的第一閘極驅動信號係由一高狀態轉變成一低狀態之後，將第二閘極驅動信號施加至偶數閘極線GL2。
當將一高狀態之第二時鐘信號CKB_O施加至第一閘極驅動電路350以因應第一時鐘信號CK_O自一高狀態轉變成一低狀態時，一第二奇數級SRC_O2輸出一高狀態的第二時鐘信號CKB_O作為一第一閘極驅動信號，以因應自第一奇數級SRC_O1輸出第一級驅動信號。自第二奇數級SRC_O2輸出的第一閘極驅動信號，係施加至一第三閘極線GL3。由於在將自第一奇數級SRC_O1輸出第一閘極驅動信號由一高狀態轉變至一低狀態之後，第二奇數級SRC_O2輸出第一閘極驅動信號，所以在第一奇數級SRC_O1輸出一高狀態的第一閘極驅動信號之後，以及在第二奇數級SRC_O2輸出一高狀態的第一閘極驅動信號之前存在著一第一空白間隔BL1。
當在將第三時鐘信號CK_E自一高狀態轉變成一低狀態之後，將一高狀態之第四時鐘信號CKB_E施加至一第二偶數級SRC_E2時，則第二偶數級SRC_E2輸出一高狀態之第四時鐘信號CKB_E作為第二閘極驅動信號，以因應自第一偶數級SRC_E1輸出第二閘極驅動信號。自第二偶數級SRC_E2輸出的第二閘極驅動信號，係施加至第四閘極線GL4。由於在將自第二奇數級SRC_O2輸出的第一閘極驅動信號由一高狀態轉變至一低狀態之後，第二偶數級SRC_E2輸出第二閘極驅動信號，所以在第一偶數級SRC_E1輸出一高狀態的第二閘極驅動信號之後，以及在第二偶數級SRC_E2輸出一高狀態的第二閘極驅動信號之前存在著一第二空白間隔BL2。因此，N個奇數級SRC_O1至SRC_On以及N個偶數級SRC_E1至SRC_En係可交替地激發，用以輸出第一及第二閘極驅動信號，其係可交替地施加至閘極線GL1至GL2n。
第11圖係為本發明之另一示範具體實施例的第一及第二閘極 驅動電路的一計時圖。於一段預定期間T，第一至第四時鐘信號CK_O、CKB_O、CK_E及CKB_E分別具有一高狀態或是一低狀態。例如，每一時鐘信號在首先的一半期間1/2T具有一高狀態，以及在最後的一半期間1/2T具有一低狀態。第二時鐘信號CKB_O係在一半期間1/2T之前相關於第一時鐘信號CK_O而延遲，因而，於預定期間T，第一及第二時鐘信號CK_O及CKB_O彼此具有相反相位。第三時鐘信號CK_E係在四分之一期間1/4T之前相關於第一時鐘信號CK_O而延遲，以及第四時鐘信號CKB_E係在二分之一期間1/2T之前相關於第三時鐘信號CK_E而延遲。因而，於預定期間T，第三及第四時鐘信號CK_E及CKB_E彼此具有相反相位。
在二分之一期間1/2T，一第一開始信號ST_O具有一高狀態，並係在一高狀態之第一時鐘信號CK_O施加至一第一奇數級SRC_O1之前，由一高狀態轉變至一低狀態。第一奇數級SRC_O1輸出一高狀態的第一時鐘信號CK_O作為一第一閘極驅動信號，其係施加至一第一閘極線GL1。當第一時鐘信號CK_O係由一高狀態轉變至一低狀態之後，將第二時鐘信號CKB_O施加至一第二奇數級SRC_O2時，第二奇數級SRC_O2輸出高狀態之第二時鐘信號CKB_O作為第一閘極驅動信號，以因應自第一奇數級SRC_O1輸出之第一級驅動信號，其係施加至一第三閘極線GL3。
第二開始信號ST_E係在四分之一期間之前相關於第一開始信號ST_O而延遲，以及在二分之一期間1/2T具有一高狀態。當第二開始信號ST_E係由一高狀態轉變至一低狀態時，一第一偶數級SRC_E1輸出一高狀態的第三時鐘信號CK_E作為一第二閘極驅動信號，其係施加至一第二閘極線GL2。當第三時鐘信號CK_E係由一 高狀態轉變至一低狀態之後，將一高狀態的第四時鐘信號CKB_E施加至一第二偶數級SRC_E2時，第二偶數級SRC_E2輸出高狀態之第四時鐘信號CKB_E作為第二閘極驅動信號，以因應自第一偶數級SRC_E1輸出之一第二級驅動信號。自第二偶數級SRC_E2輸出之第二閘極驅動信號其係施加至一第四閘極線GL4。
如第11圖中所示，在四分之一期間1/4T，自第一或第二奇數級SRC_O1或SRC_O2輸出的第一閘極驅動信號具有一第一仿真間隔D1，以及在四分之一期間1/4T，接續該第一仿真間隔D1的一第一主動間隔A1。在四分之一期間1/4T，自第一或第二偶數級SRC_E1或SRC_E2輸出的第二閘極驅動信號亦具有一第二仿真間隔D2，以及在四分之一期間1/4T，接續該第二仿真間隔D2的一第二主動間隔A2。由於施加至第二閘極線GL2之第二閘極驅動信號，係在四分之一期間1/4T之前相關於施加至第一閘極線GL1之第一閘極驅動信號而延遲，所以施加至第一閘極線GL1之第一閘極驅動信號的主動間隔A1，係與施加至第二閘極線GL2之第二閘極驅動信號之仿真間隔D2部分重疊。再者，施加至第三閘極線GL3之第一閘極驅動信號，係在四分之一期間1/4T之前相關於施加至第二閘極線GL2之第二驅動信號而延遲，因而，施加至第二閘極線GL2之第二閘極驅動信號之主動間隔A2係與施加至第三閘極線GL3之第一閘極驅動信號之仿真間隔D1部分重疊。
於第一或第二主動期間A1或A2，驅動晶片370輸出一資料驅動信號。例如，資料驅動晶片370在施加至第一閘極線GL1之第一閘極驅動信號之第一主動間隔A1處，輸出一第一資料驅動信號DATA1，以及在施加至第二閘極線GL2之第二閘極驅動信號之第二主動間 隔A2處，輸出一第二資料驅動信號DATA2。因此，閘極線GL1至GL2n可交替地接收第一及第二閘極驅動信號。
由於輸出第一閘極驅動信號至奇數閘極線的第一閘極驅動電路350，以及輸出第二閘極驅動信號至偶數閘極線的第二閘極驅動電路360係獨立地作動，所以第一及第二閘極驅動電路350及360並未相互從屬地連接。因此，液晶顯示裝置800防止第一及第二閘極驅動信號因閘極線之線路電阻而失真。因此，液晶顯示裝置800改良了其之操作特性。再者，由於第一及第二閘極驅動電路350及360係配置在液晶顯示面板上，致使液晶顯示面板具有一對稱結構，並且該液晶顯示面板係以一單一晶片所構成，所以液晶顯示裝置800具有一減小的黑色矩陣以及改良的顯示特性。
第12圖係為一平面視圖，顯示本發明之進一步示範具體實施例之具有雙顯示螢幕的一液晶顯示裝置。相同的代表符號係用以表示與第1圖中所說明之相同或是相似元件，並省略對其之任何進一步說明。具有一雙顯示螢幕的一液晶顯示裝置1000包括一第一液晶顯示面板300、一第二液晶顯示面板900、一驅動晶片370、一第一軟式印刷電路板400以及一第二軟式印刷電路板450。
第一液晶顯示面板300包括一第一顯示區域DA1，用以顯示一第一影像，以及第一、第二、第三及第四周圍區域PA1、PA2、PA3及PA4環繞著該第一顯示區域DA1。在第一顯示區域DA1中，第一液晶顯示面板300包括2N條第一閘極線GL1-1至GL1-2n以及M條第一資料線DL1-1至DL1-m，其大體上係垂直於該第一閘極線GL1-1至GL1-2n。
一第一閘極驅動電路350係構成在第一周圍區域PA1上，以及一 第二閘極驅動電路360係構成在第二周圍區域PA2上。第一閘極驅動電路350輸出第一閘極驅動信號至第一閘極線GL1-1至GL1-2n-1之奇數閘極線，以及第二閘極驅動電路360輸出第二閘極驅動信號至第一閘極線GL1-2至GL1-2n之偶數閘極線。
驅動晶片370係安裝在第三周圍區域PA3上，第一軟式印刷電路板(FPC)400係附裝至該第三周圍區域PA3。第一軟式印刷電路板(FPC)400係與驅動晶片370電連接，對驅動晶片370施以外部信號。驅動晶片370輸出第一資料信號至第一資料線DL1-1至DL1-m，並分別地輸出第一及第二閘極控制信號至第一及第二閘極驅動電路350及360。因應該第一及第二閘極控制信號，第一及第二閘極驅動電路350及360輸出第一及第二閘極驅動信號至第一閘極線GL1-1至GL1-2n。
第二液晶顯示面板900包括一第二顯示區域DA2，用以顯示一第二影像，以及第五及第六周圍區域PA5及PA6與第二顯示區域DA2相鄰。將一第三閘極電路910係構成在第六周圍區域PA6上。在第二顯示區域DA2中，第二液晶顯示面板900包括I條第二閘極線GL2-1至GL2-i以及J條第二資料線DL2-1至DL2-j，其大體上係垂直於該第二閘極線GL2-1至GL2-i。驅動晶片370輸出第二資料信號至第二液晶顯示面板900，以及輸出一第三閘極控制信號至第三閘極驅動電路910。第三閘極驅動電路910連續地輸出一第三閘極驅動信號至第二閘極線GL2-1至GL2-i，以因應該第三閘極控制信號。資料信號係施加至第二資料線DL2-1至DL2-j，以及第三閘極驅動信號係施加至第二閘極線GL2-1至GL2-i。該”I”及”N”係為2或一大於2之整數，以及”I”係等於或小於”N”。同時，”J”及”M”係為2或一大於2之整數，以及”J”係 等於或小於”M”。
第一及第二液晶顯示面板300及900，係藉由第二軟式印刷電路板450而相互電連接。第二軟式印刷電路板450包括一第一端部部分，其係附裝至第一液晶顯示面板300之第四周圍區域PA4，以及一第二端部部分，其係附裝至第二液晶顯示面板900之第五周圍區域PA5。因此，儘管第一驅動晶片400係安裝在第一周圍區域PA1上，但驅動晶片370係藉由第二軟式印刷電路板450與第二液晶顯示面板900電連接。第一資料線DL1-1至DL1-j之一端部係經由一構成在第二軟式印刷電路板450上的連接線CL1-1至CL1-j，與第二資料線DL2-1至DL2-j電連接。因此，自驅動晶片370輸出的第二資料信號，係經由連接線CL1-1至CL1-j，與第二資料線DL2-1至DL2-j電連接。
儘管第12圖顯示一液晶顯示裝置，其中二閘極驅動電路350及360係與第一液晶顯示面板300連接，但是該液晶顯示裝置可包括一閘極驅動電路，用以輸出閘極驅動信號至第一液晶顯示面板300之第一閘極線。
儘管本發明之示範具體實施例已加以說明，但應瞭解的是，本發明不應限定在上述該等示範具體實施例，熟知此技藝之人士可作不同的改變及修改，但皆涵蓋於如之後申請專利範圍所請求之本發明的精神及範疇。
A1‧‧‧第一主動間隔
A2‧‧‧第一主動間隔
BL1‧‧‧第一空白間隔
BL2‧‧‧第二空白間隔
CK‧‧‧時鐘信號終端/第一時鐘信號
CKB‧‧‧第二時鐘信號
CKBT‧‧‧第二時鐘信號輸入終端
CK_E‧‧‧第三時鐘信號
CK_O‧‧‧第一時鐘信號
CKB_E‧‧‧第四時鐘信號
CKB_O‧‧‧第二時鐘信號
CKT‧‧‧第一時鐘信號輸入終端
Clc‧‧‧液晶電容器
CL1-1至CL1-j‧‧‧連接線
CT‧‧‧控制終端
DA‧‧‧顯示區域
DA1‧‧‧第一顯示區域
DATA1‧‧‧第一資料驅動信號
DATA2‧‧‧第二資料驅動信號
DL‧‧‧資料線
DLm‧‧‧資料線
DL1-1-DL1-m‧‧‧第一資料線
DL2-1至DL2-j‧‧‧第二資料線
D1‧‧‧第一方向/第一仿真間隔
D2‧‧‧第一仿真間隔
GOUT‧‧‧第一輸出終端
G_OUT1‧‧‧第一閘極驅動信號
G_OUT2‧‧‧第二閘極驅動信號
G_OUT3‧‧‧第三閘極驅動信號
G_OUT4‧‧‧第四閘極驅動信號
GL‧‧‧閘極線
GLn‧‧‧閘極線
GL1-1-GL1-2n-1‧‧‧第一閘極線
GL2-1至GL2-i‧‧‧第二閘極線
GL2n‧‧‧閘極線
GL2n-1‧‧‧閘極線
GLs‧‧‧閘極線
IN‧‧‧輸入終端
N1‧‧‧第一節點
N2‧‧‧第二節點
N3‧‧‧第三節點
NT1‧‧‧第一NMOS電晶體
NT2‧‧‧第二NMOS電晶體
NT3‧‧‧第三NMOS電晶體
NT4‧‧‧第四NMOS電晶體
NT5‧‧‧第五NMOS電晶體
NT6‧‧‧第六NMOS電晶體
NT7‧‧‧第七NMOS電晶體
NT8-12‧‧‧第八-十二NMOS電晶體
PA1-PA6‧‧‧周圍區域
PSL‧‧‧電源線
SRC1-SRCn+1‧‧‧級
SRC_O1‧‧‧第一奇數級
SRC_O2‧‧‧第一奇數級
SOUT‧‧‧第二輸出終端
S_OUT1‧‧‧第一級驅動信號
S_OUT2‧‧‧第二級驅動信號
S_OUT3‧‧‧第三級驅動信號
SRC_E1-SRC_En+1‧‧‧偶數級
ST‧‧‧開始信號
ST_O‧‧‧第一開始信號
ST_E‧‧‧第二開始信號
STT‧‧‧開始信號輸入終端
T‧‧‧預定期間
VDD‧‧‧驅動電壓終端
VDDT‧‧‧驅動電壓輸入終端
VSS‧‧‧接地電壓終端
VSST‧‧‧接地電壓輸入終端
100‧‧‧第一基板
110‧‧‧薄膜電晶體
120‧‧‧驅動電晶體
200‧‧‧第二基板
300‧‧‧液晶顯示面板
350‧‧‧閘極驅動電路
351‧‧‧第一上拉部分
352‧‧‧第二上拉部分
353‧‧‧第一下拉部分
354‧‧‧第二下拉部分
355‧‧‧上拉驅動部分
356‧‧‧下拉驅動部分
360‧‧‧第二閘極驅動電路
370‧‧‧資料驅動晶片
400‧‧‧軟式印刷電路板
450‧‧‧第二軟式印刷電路板
500‧‧‧液晶顯示裝置
600‧‧‧有機電激發光顯示面板
700‧‧‧有機電激發光顯示裝置
800‧‧‧液晶顯示裝置
900‧‧‧第二液晶顯示面板
910‧‧‧第三閘極電路
1000‧‧‧具雙顯示螢幕的液晶顯示裝置
第1圖係為本發明之一示範具體實施例的一液晶顯示裝置的概略平面視圖；第2圖係為於第1圖中所示之閘極驅動電路之一電路圖；第3圖係為於第2圖中所示之閘極驅動電路之一計時圖； 第4圖係為於第2圖中所示之閘極驅動電路的每一級之一電路圖；第5圖係為一概略平面視圖，顯示連接至於第1圖中所示之閘極驅動電路的資料驅動晶片；第6圖係為一概略平面視圖，顯示本發明之另一示範具體實施例的一有機電激發光顯示裝置；第7圖係為一概略平面視圖，顯示本發明之另一示範具體實施例的一液晶顯示裝置；第8圖係為一電路圖顯示於第7圖中所示之第一閘極驅動電路；第9圖係為一電路圖顯示於第7圖中所示之第二閘極驅動電路；第10圖係為根據本發明之一示範具體實施例，於第8及9圖中所示之第一及第二閘極驅動電路的一計時圖；第11圖係為根據本發明之另一示範具體實施例，於第8及9圖中所示之第一及第二閘極驅動電路的一計時圖；以及第12圖係為一概略的平面視圖，顯示本發明之另一示範具體實施例之具有雙顯示螢幕的一液晶顯示裝置。
350‧‧‧閘極驅動電路
CK‧‧‧時鐘信號終端/第一時鐘信號
CKB‧‧‧第二時鐘信號
CT‧‧‧控制終端
GOUT‧‧‧第一輸出終端
G_OUT1‧‧‧第一閘極驅動信號
G_OUT2‧‧‧第二閘極驅動信號
G_OUT3‧‧‧第三閘極驅動信號
G_OUT4‧‧‧第四閘極驅動信號
IN‧‧‧輸入終端
SOUT‧‧‧第二輸出終端
SRC1-SRCn+1‧‧‧級
ST‧‧‧開始信號
VDD‧‧‧驅動電壓終端
VSS‧‧‧接地電壓終端

Claims (5)

  1. 一種有機電激發光顯示裝置，其包含：一有機電激發光顯示面板，其包括複數之像素，該等像素具有複數之資料線、複數之閘極線以及複數之有機電激發光元件係連接該等閘極與資料線；一閘極驅動電路，其係配置在該有機電激發光顯示面板上並包括複數級係相互平行地連接，其中該等級之每一奇數級將閘極驅動信號施加至該等閘極線之奇數閘極線，以因應一第一時鐘信號；以及該等級之每一偶數級將閘極驅動信號施加至該等閘極線之偶數閘極線，以因應一具有與該第一時鐘信號的相位相反之相位的第二時鐘信號；以及一資料驅動晶片，其係配置在該有機電激發光顯示面板上，用以施加資料驅動信號至該等資料線。
  2. 如申請專利範圍第1項之有機電激發光顯示裝置，其中該等像素進一步包括複數之切換電晶體、複數之驅動電晶體以及複數之液晶電容器，其中該等切換電晶體各自包括一與該等資料線之一者連接的源極、一與該等閘極線之一者連接的閘極以及一與該等液晶電容器之一者連接並與該等驅動電晶體之一者的一閘極連接的汲極；以及其中該等驅動電晶體各自包括一與一電源線連接的源極、一與該等有機電激發光元件之一者連接的汲極以及一與該等切換電晶體之一者的一汲極連接的閘極。
  3. 如申請專利範圍第1項之有機電激發光顯示裝置，其中該閘極 驅動電路包括：一時鐘信號終端，用以接收該第一或第二時鐘信號；一第一輸出終端，用以輸出該等閘極驅動信號以因應該第一或第二時鐘信號；一第二輸出終端，用以輸出一級驅動信號以因應該第一或第二時鐘信號；一輸入終端，用以自一先前級接收該級驅動信號；以及一控制終端，用以自一居後級接收該級驅動信號。
  4. 如申請專利範圍第3項之有機電激發光顯示裝置，其中該等級之一者第一級的該輸入終端接收一開始信號，且該等級之一者最後級的該控制終端接收該開始信號；以及其中該等級之各者進一步包括：一接地電壓終端，用以接收一接地電壓；以及一驅動電壓終端，用以接收一驅動電壓。
  5. 如申請專利範圍第4項之有機電激發光顯示裝置，其進一步包含：一軟式印刷電路板，其係與該資料驅動晶片電連接，用以輸出該開始信號、該接地電壓、該驅動電壓、該第一或第二時鐘信號以及一資料信號至該資料驅動晶片，以及其中該資料驅動晶片提供該開始信號、該接地電壓、該驅動電壓以及該第一或第二時鐘信號至該閘極驅動電路。
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