KR100962660B1

KR100962660B1 - 게이트 구동회로

Info

Publication number: KR100962660B1
Application number: KR1020030035121A
Authority: KR
Inventors: 김종우; 편은범; 이상철; 김명철
Original assignee: 삼성전자주식회사
Priority date: 2003-05-31
Filing date: 2003-05-31
Publication date: 2010-06-11
Also published as: KR20040103192A

Abstract

오동작을 방지하면서 용이하게 리웍할 수 있는 게이트 구동회로가 개시된다. 게이트 구동회로는 서로 종속적으로 연결된 복수의 스테이지로 이루어진다. 각 스테이지는 출력단자에 클럭을 제공하는 풀업부, 출력단자에 접지전압을 제공하는 풀다운부를 포함한다. 풀업 구동부는 이전 스테이지의 출력신호에 응답하여 풀업부를 턴-온시키고, 다음 스테이지의 출력신호에 응답하여 풀업부를 턴-오프시키고, 풀다운 구동부는 입력신호에 응답하여 풀다운부를 턴-오프시키고, 다음 스테이지의 출력신호에 응답하여 풀다운부를 턴-온시킨다. 풀업부는 병렬로 연결된 다수의 스위칭 소자로 이루어져 게이트 구동회로의 오동작을 방지할 수 있고, 불량시에도 용이하게 리웍될 수 있다.

Description

게이트 구동회로{GATE DRIVING CIRCUIT}

도 1은 본 발명의 일 실시예에 따른 액정표시장치를 나타낸 평면도이다.

도 2는 도 1에 도시된 게이트 구동회로를 구체적으로 나타낸 도면이다.

도 3은 도 2에 도시된 각 스테이지의 회로도이다.

도 4는 도 3에 도시된 풀업부를 구체적으로 나타낸 도면이다.

도 5는 도 4에 도시된 풀업부의 레이아웃 도면이다.

도 6은 도 2에 도시된 게이트 구동회로의 출력 파형도이다.

도 7은 리페어된 풀업부를 나타낸 도면이다.

<도면의 주요 부분에 대한 부호의 설명>

300 : 액정표시패널 350 : 게이트 구동회로

351 : 풀업부 352 : 풀다운부

353 : 풀업 구동부 354 : 풀다운 구동부

355 : 리플 방지부 356 : 리셋부

500 : 액정표시장치

본 발명은 게이트 구동회로에 관한 것으로, 더욱 상세하게는 오동작을 방지할 수 있으면서 리웍이 용이한 게이트 구동회로에 관한 것이다.

일반적으로, 액정표시장치는 액정패널, 액정패널을 구동하기 위한 게이트 구동신호를 출력하는 게이트 구동회로 및 액정표시패널로 영상신호를 출력하는 소오스 구동회로로 이루어진다. 게이트 구동회로 및 소오스 구동회로는 칩 형태로 액정패널에 실장될 수 있고, 게이트 구동회로는 액정패널에 직접적으로 집적될 수 있다.

게이트 구동회로가 액정패널에 집적되는 구조에서, 게이트 구동회로는 서로 종속적으로 연결된 복수의 스테이지를 갖는 하나의 쉬프트 레지스트로 이루어진다.

쉬프트 레지스트의 각 스테이지는 풀업부, 풀다운부, 풀업 구동부 및 풀다운구동부를 포함하여, 외부로부터 제공되는 개시신호, 이전 스테이지의 출력신호, 다음 스테이지의 출력신호 및 클럭을 근거로 게이트 구동신호를 출력한다.

일반적으로, 풀업부는 비정질-실리콘 박막 트랜지스터로 구현되므로 매우 작은 전자 이동도를 갖고, 대형화된 액정 표시 장치를 구동하기 위해서는 고전압 진폭을 게이트 라인에 인가해야한다. 따라서, 풀업부를 구성하는 트랜지스터의 사이즈는 증가될 수밖에 없다. 풀업부에 이용되는 트랜지스터의 사이즈가 증가되면 게이트와 드레인과의 사이의 기생용량이 증가되고, 그로 인해서 게이트 구동신호가 왜곡되어 출력 특성이 저하된다.

뿐만 아니라, 풀업부가 하나의 트랜지스터로 구성되기 때문에, 트랜지스터에 이상이 발생하게되면 풀업부가 동작하기 않음으로써 게이트 구동회로의 리웍은 거 의 불가능할 수밖에 없다.

따라서, 본 발명은 출력 특성을 향상시키면서 리웍이 용이한 게이트 구동회로를 제공한다.

본 발명에 따른 게이트 구동회로는 서로 종속적으로 연결된 복수의 스테이지들로 이루어지고, 각 스테이지가 순차적으로 출력신호를 출력한다. 각 스테이지는 풀업부, 풀다운부, 풀업 구동부 및 풀다운 구동부를 포함한다.

상기 풀업부는 병렬로 연결된 다수의 스위칭 소자로 이루어지고, 출력단자에 상기 제1 클럭 또는 상기 제1 클럭과 반전된 위상을 갖는 제2 클럭을 제공한다. 상기 풀다운부는 하기 위한 풀업부, 상기 출력단자에 접지전압을 제공한다.

상기 풀업 구동부는 상기 풀업부의 입력노드에 연결되고, 이전 스테이지의 출력신호에 응답하여 상기 풀업부를 턴-온시키고, 다음 스테이지의 출력신호에 응답하여 상기 풀업부를 턴-오프시킨다.

상기 풀다운 구동부는 입력노드에 연결되고, 입력신호에 응답하여 상기 풀다운부를 턴-오프시키고, 상기 다음 스테이지의 출력신호에 응답하여 상기 풀다운부를 턴-온시킨다.

이러한 게이트 구동회로에 따르면, 풀업부는 병렬로 연결된 다수의 스위칭 소자로 이루어진다. 따라서, 풀업부의 전체적인 사이즈를 증가시켜 게이트 구동회로의 출력 신호가 왜곡되는 것을 방지하여 출력 특성을 향상시킬 수 있다. 또한, 다수의 스위칭 소자 중 일부가 오동작하더라도 상기 풀업부는 용이하게 리웍될 수 있다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 액정표시장치(500)는 제1 기판(100), 상기 제1 기판(100)과 마주보는 제2 기판(200) 및 상기 제1 기판(100)과 상기 제2 기판(200)과의 사이에 개재된 액정층(미도시)으로 이루어진 액정표시패널(300)을 포함한다.

상기 액정표시패널(300)은 영상을 표시하는 표시 영역(DA)과 상기 표시 영역(DA)의 주변에 형성된 제1 및 제2 주변 영역(SA1, SA2)으로 이루어진다.

상기 표시 영역(DA)에는 제1 방향(D1)으로 연장된 다수의 게이트 라인(GL1 ~ GLn) 및 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장되어 상기 다수의 게이트 라인(GL)과 절연되어 교차하는 다수의 데이터 라인(DL1 ~ DLm)이 구비되어 매트릭스 형태의 화소 영역이 정의된다. 상기 각 화소 영역에는 TFT(110), 상기 TFT(110)에 연결된 액정 커패시터를 구비된다. 상기 TFT(110)는 게이트 전극이 해당 게이트 라인에 연결되고, 소오스 전극이 해당 데이터 라인에 연결되며, 드레인 전극이 상기 액정 커패시터(Clc)에 결합된다.

상기 표시 영역(DA)의 일측에 구비된 상기 제1 주변 영역(SA1)에는 상기 다수의 게이트 라인(GL1 ~ GLn)에 게이트 구동신호를 순차적으로 출력하기 위한 게이 트 구동회로(350)가 집적된다. 상기 표시 영역(DA)의 다른 일측에 구비된 상기 제2 주변 영역(SA2)에는 상기 다수의 데이터 라인(DL1 ~ DLm)에 영상 신호를 출력하기 위한 데이터 구동칩(370)이 실장된다.

상기 제2 주변 영역(SA1)의 일측에는 상기 액정표시패널(300)을 구동하기 위한 외부장치(미도시)와 상기 액정표시패널(300)을 전기적으로 연결하기 위한 연성회로기판(Flexible Printed Circuit Board; 이하, FPC)(400)이 더 부착된다. 상기 FPC(400)는 상기 데이터 구동칩(370)과 전기적으로 연결되고, 영상 신호, 데이터 제어신호 및 게이트 제어신호를 출력한다.

상기 데이터 구동칩(370)은 상기 데이터 제어신호에 의해서 구동되어 상기 영상 신호를 상기 다수의 데이터 라인(DL1 ~ DLm)으로 출력한다. 또한, 상기 데이터 구동칩(370)은 상기 게이트 제어신호를 상기 게이트 구동회로(350)로 제공함으로써, 상기 게이트 구동회로(350)의 동작을 제어한다. 상기 게이트 구동회로(350)는 상기 데이터 구동칩(370)으로부터 제공되는 상기 게이트 제어신호에 의해서 구동되어 상기 다수의 게이트 라인(GL1 ~ GLn)에 상기 게이트 구동신호를 순차적으로 출력한다.

도 2를 참조하면, 게이트 구동회로(350)는 서로 종속적으로 연결된 복수의 스테이지로 이루어진 하나의 쉬프트 레지스터를 포함한다. 상기 복수의 스테이지(SRC1 ~ SRCn+1)는 제1 클럭단자(CK1), 제2 클럭단자(CK2), 제1 입력단자(IN1), 제2 입력단자(IN2), 출력단자(OUT) 및 접지전압단자(VSS)를 포함한 다.

상기 복수의 스테이지 중 홀수번째 스테이지(SRC1, SRC3, SRCn+1)의 상기 제1 클럭단자(CK1)에는 제1 클럭(CKV)이 제공되고, 짝수번째 스테이지(SRC2, SRCn)의 상기 제1 클럭단자(CK2)에는 상기 제1 클럭(CKV)과 반전된 위상을 갖는 제2 클럭(CKVB)이 제공된다. 한편, 상기 홀수번째 스테이지(SRC1, SRC3, SRCn+1)의 상기 제2 클럭단자(CK2)에는 상기 제2 클럭(CKVB)이 제공되고, 상기 짝수번째 스테이지(SRC2, SRCn)의 상기 제2 클럭단자(CK2)에는 상기 제1 클럭(CKV)이 제공된다.

상기 홀수번째 스테이지(SRC1, SRC3, SRCn+1)의 상기 출력단자(OUT)는 상기 제1 클럭(CKV)을 출력하고, 상기 짝수번째 스테이지(SRC2, SRCn)의 상기 출력단자(OUT)는 상기 제2 클럭(CKVB)을 출력한다. 상기 n 개의 스테이지(SRC1 ~ SRCn)의 출력단자(OUT)는 상기 표시 영역(DA, 도 1에 도시됨)에 구비된 n 개의 게이트 라인(GL1 ~ GLn) 중 대응하는 게이트 라인에 전기적으로 연결된다. 따라서, 상기 쉬프트 레지스터는 상기 n 개의 게이트 라인(GL1 ~ GLn)을 순차적으로 구동한다.

상기 제1 입력단자(IN1)에는 이전 스테이지의 상기 출력단자(OUT)로부터 출력된 신호가 인가되고, 상기 제2 입력단자(IN2)에는 다음 스테이지의 상기 출력단자(OUT)로부터 출력된 신호가 인가된다.

여기서, 상기 첫 번째 구동 스테이지(SRC1)의 제1 입력단자(IN1)에는 이전 스테이지의 출력신호가 아닌 개시신호(STV)가 제공된다. 또한, n번째 스테이지(SRCn)의 제2 입력단자(IN2)에 출력신호를 제공하기 위하여 마련된 n+1번째 스테이지(SRCn+1)의 제2 입력단자(IN2)에는 다음 스테이지의 출력신호 대신에 상기 개시신호(STV)가 제공된다.

도 3은 도 2에 도시된 각 스테이지의 회로도이고, 도 4는 도 3에 도시된 풀업부를 구체적으로 나타낸 도면이다. 도 5는 도 4에 도시된 풀업부의 레이아웃 도면이다.

도 3을 참조하면, 각 스테이지는 풀업부(351), 풀다운부(352), 풀업 구동부(353), 풀다운 구동부(354), 리플 방지부(355) 및 리셋부(356)를 포함한다.

도 3 및 도 4에 도시된 바와 같이, 상기 풀업부(351)는 제1 클럭단자(CK1)로 제공되는 제1 클럭(CKV)을 상기 출력단자(OUT)로 출력한다. 상기 풀업부(351)는 제1-1 내지 1-i NMOS 트랜지스터(NT1-1, NT1-2, NT1-3,...,NT1-i)로 이루어진다.

상기 제1-1 내지 1-i NMOS 트랜지스터(NT1-1, NT1-2, NT1-3,...,NT1-i) 각각은 게이트 전극이 제1 노드(N1)에 연결되고, 소오스 전극이 상기 제1 클럭단자(CK1)에 연결되며, 드레인 전극이 상기 출력단자(OUT)에 연결된 구조를 갖는다. 여기서, i는 2 이상의 자연수이다.

도 5를 참조하면, 제1 내지 제i 전극영역(EA1 ~ EAi)에는 다수의 제1-1 내지 제1-i NMOS 트랜지스터(NT1-1 ~ NT1-i)가 각각 형성된다. 상기 제1 내지 제i 전극영역(EA1 ~ EAi) 각각은 게이트 전극(GE), 상기 게이트 전극(GE) 상에서 서로 소정의 간격으로 이격되는 소오스 전극(SE) 및 드레인 전극(DE)을 구비한다.

상기 소오스 전극(SE)은 제1 바디부(BP1), 다수의 제1 메인전극부(HP1) 및 다수의 제1 서브전극부(FP1)로 이루어진다. 상기 제1 바디부(BP1)는 제2 방향(D2)으로 연장되고, 상기 다수의 제1 메인전극부(HP1)는 상기 제1 바디부(BP1)로부터 제1 방향(D1)으로 연장된다. 또한, 상기 다수의 제1 서브전극부(FP1)는 상기 제1 메인전극부(HP1) 각각으로부터 상기 제2 방향(D2) 또는 상기 제2 방향과 반대 방향인 제3 방향(D3)으로 연장된다.

이때, 상기 제1 메인전극부들(HP1)은 제1 거리(d1)만큼 이격되고, 상기 제1 서브전극부들(FP1)도 제2 거리(d2)만큼 이격된다.

한편, 상기 드레인 전극(DE)은 제2 바디부(BP2), 다수의 제2 메인전극부(HP2) 및 다수의 제2 서브전극부(FP2)로 이루어진다. 상기 제2 바디부(BP2)는 상기 제1 바디부(BP1)와 동일하게 상기 제2 방향(D2)으로 연장된다. 상기 다수의 제2 메인전극부(HP2)는 상기 제2 바디부(BP2)로부터 제4 방향(D4)으로 연장된다. 여기서, 상기 제4 방향(D4)은 상기 제1 방향(D1)과 반대 방향이다. 상기 다수의 제2 서브전극부(FP2)는 상기 제2 또는 제3 방향(D2, D3)으로 연장된다.

이때, 상기 제2 메인전극부들(HP2)은 제1 거리(d1)만큼 이격되고, 상기 제2 서브전극부들(FP2)도 제2 거리(d2)만큼 이격된다. 또한, 상기 제2 메인전극부들(HP2) 각각은 상기 제1 메인전극부들(HP1) 사이의 공간에 구비되고, 상기 제2 서브전극부들(FP2) 각각은 상기 제1 서브전극부들(FP1) 사이의 공간에 구비된다.

일반적으로, 상기 제1-1 내지 제1-i NMOS 트랜지스터(NT1-1 ~ NT1-i) 각각의 사이즈는 채널의 폭과 길이에 의해서 결정되는데, 특히 상기 폭에 비례하에 증가된 다. 하나의 트랜지스터 내에서 상기 소오스 전극(SE)과 드레인 전극(DE)의 이격 거리는 일정하게 유지하기 때문에 상기 채널의 길이도 일정하게 유지된다.

한편, 소오스 및 드레인 전극(SE, DE) 각각은 서로 마주보는 제1 및 제2 서브전극부들(FP1, FP2)을 구비함으로써, 상기 제1 내지 제i 전극 영역(EA1 ~ EAi)의 면적이 증가되는 것을 방지하면서 상기 소오스 전극(SE)과 드레인 전극(DE)이 마주보는 면을 증가시킬 수 있다. 그로 인해서, 상기 제1-1 내지 제1-i NMOS 트랜지스터(NT1-1 ~ NT1-i) 각각의 채널 폭을 증가시킬 수 있고, 더 나아가서는 상기 제1-1 내지 제1-i NMOS 트랜지스터(NT1-1 ~ NT1-i)의 사이즈를 증가시킬 수 있다.

다시 도 3을 참조하면, 상기 풀다운부(352)는 상기 풀업부(351)가 턴-오프된 이후에 턴-온되어 상기 출력단자(OUT)로부터 출력되는 상기 제1 클럭(CK1)을 방전시킨다. 상기 풀다운부(352)는 게이트 전극이 제2 노드(N2)에 연결되고, 드레인 전극이 상기 출력단자(OUT)에 연결되며, 소오스 전극이 접지전압단자(VSS)에 연결된 제2 NMOS 트랜지스터(NT2)로 이루어진다.

상기 풀업 구동부(353)는 제1 입력단자(IN1)로 제공되는 이전 스테이지의 출력신호 및 상기 제1 클럭(CKV)에 응답하여 상기 풀업부(351)를 구동한다. 상기 풀업 구동부(353)는 제3 내지 제8 NMOS 트랜지스터(NT3, NT4, NT5, NT6, NT7, NT8), 제1 내지 제3 커패시터(C1, C2, C3) 이루어진다.

상기 제3 NMOS 트랜지스터(NT3)는 게이트와 소오스 전극이 상기 제1 입력단자(IN1)에 연결되고, 드레인 전극이 상기 제1 노드(N1)에 연결된다. 상기 제4 NMOS 트랜지스터(NT4)는 상기 소오스 및 게이트 전극이 상기 제1 클럭단자(CK1)에 연결 되고, 드레인 전극이 제5 NMOS 트랜지스터(NT5)에 연결된다. 상기 제5 NMOS 트랜지스터(NT5)는 게이트 전극이 제2 노드(N2)에 연결되고, 소오스 전극이 접지전압단자(VSS)에 연결되며, 드레인 전극이 상기 제4 NMOS 트랜지스터(NT4)에 연결된다. 상기 제6 NMOS 트랜지스터(NT6)는 게이트 전극이 상기 제2 노드(N2)에 연결되고, 소오스 전극이 접지전압단자(VSS)에 연결되며, 드레인 전극이 상기 제4 NMOS 트랜지스터(NT4)의 드레인 전극에 연결된다. 상기 제7 NMOS 트랜지스터(NT7)는 게이트 전극이 상기 제2 클럭단자(CK2)에 연결되고, 소오스 전극이 상기 접지전압단자(VSS)에 연결되며, 드레인 전극이 상기 제2 노드(N2)에 연결된다. 상기 제8 NMOS 트랜지스터(NT8)는 게이트 전극이 제2 입력단자에 연결되고, 소오스 전극이 상기 접지전압단자(VSS)에 연결되며, 드레인 전극이 제1 노드(N1)에 연결된다.

상기 제1 커패시터(C1)의 제1 단이 상기 제1 노드(N1)에 연결되고, 제2 단이 제2 노드(N2)에 연결된다. 상기 제2 커패시터(C2)는 제1 단이 상기 제1 클럭단자(CK1)에 연결되고, 제2 단이 제4 NMOS 트랜지스터(NT4)의 드레인 전극에 연결된다. 상기 제3 커패시터(C3)의 제1 단은 상기 제4 NMOS 트랜지스터(NT4)의 드레인 전극에 연결되며, 제2 단은 상기 제6 NMOS 트랜지스터(NT6)의 소오스 전극에 연결된다.

상기 풀다운 구동부(354)는 제2 입력단자(IN2)로 제공되는 다음 스테이지의 출력신호 및 상기 제1 클럭(CKV)과 반전된 위상을 갖는 제2 클럭(CKVB)에 응답하여 상기 풀다운부(352)를 구동한다. 상기 풀다운 구동부(354)는 제9 및 제10 NMOS 트랜지스터(NT9, NT10)를 포함한다.

상기 제9 NMOS 트랜지스터(NT9)는 게이트 전극과 소오스 전극이 상기 제1 클럭단자(CK1)에 연결되고, 드레인 전극이 상기 제10 NMOS 트랜지스터(NT10)에 연결된다. 상기 제10 NMOS 트랜지스터(NT10)는 게이트 전극이 상기 제9 NMOS 트랜지스터(NT9)의 드레인 전극에 연결되고, 소오스 전극이 상기 접지전압단자(VSS)에 연결되며, 드레인 전극이 상기 출력단자(OUT)에 연결된다.

상기 리플 방지부(355)는 제11 및 제12 NMOS 트랜지스터(NT11, NT12)로 이루어진다. 상기 제11 NMOS 트랜지스터(NT11)는 게이트 전극이 상기 제2 클럭단자(CK2)에 연결되고, 소오스 전극이 상기 제1 입력단자(IN1)에 연결되며, 드레인 전극이 상기 제1 노드(N1)에 연결된다. 상기 제12 NMOS 트랜지스터(NT12)는 게이트 전극이 상기 제1 클럭단자(CK1)에 연결되고, 소오스 전극이 상기 제1 노드(N1)에 연결되며, 드레인 전극이 상기 제2 노드(N2)에 연결된다.

상기 리셋부(356)는 게이트 전극이 마지막 스테이지의 출력단자(RE)에 연결되고, 소오스 전극이 상기 접지전압단자(VSS)에 연결되며, 드레인 전극이 상기 제1 노드(N1)에 연결된 제13 NMOS 트랜지스터(NT13)로 이루어진다.

제1 입력단자(IN1)로 이전 스테이지의 출력신호가 제공되면, 상기 제3 NMOS 트랜지스터(NT3)가 턴-온되어 상기 제1 노드(N1)의 전위가 점차 상승된다. 상기 제1 노드(N1)의 전위가 상승됨에 따라 상기 제1 NMOS 트랜지스터(NT1)가 턴-온되어 상기 출력단자(OUT)에는 게이트 구동신호가 출력된다.

한편, 상기 제1 클럭(CKV)에 응답하여 상기 제4 NMOS 트랜지스터(NT4)는 턴-온 상태를 유지한다. 또한, 상기 제1 클럭(CKV)에 응답하여 상기 제12 NMOS 트랜지 스터(NT12)가 턴-온됨으로써, 상기 제1 노드(N1)의 전위가 상승됨에 따라서 제2 노드(N2)도 점차 상승된다.

따라서, 상기 제4 NMOS 트랜지스터(NT4)가 턴-온됨에 따라서 상기 제9 및 제10 NMOS 트랜지스터(NT9, NT10)가 턴-온되어야 하지만, 상기 제2 노드(N2)의 전위가 상승됨에 따라서 상기 제5 및 제6 NMOS 트랜지스터(NT5, NT6)가 턴-온되어 상기 제9 및 제10 NMOS 트랜지스터(NT9, NT10)는 턴-오프 상태로 유지된다. 이로써, 상기 출력단자(OUT)에는 상기 게이트 구동신호가 안정적으로 출력될 수 있다.

이후, 다음 스테이지의 출력신호가 제2 입력단자(IN2)로 제공되면, 상기 제8 NMOS 트랜지스터(NT8)가 턴-온되어 상기 제1 노드(N1)의 전위가 점차 감소된다. 또한, 다음 스테이지의 출력신호에 응답하여 상기 제2 NMOS 트랜지스터(NT2)가 턴-온되어 상기 출력단자(OUT)로부터 출력되는 출력신호가 접지전압(VSS)으로 방전된다.

상기 제1 클럭(CKV)의 하강 에지에서 상승되는 상기 제2 클럭(CKVB)이 상기 제2 클럭단자(CK2)에 제공되고, 상기 제2 클럭(CKVB)에 응답하여 상기 제11 및 제 7 NMOS 트랜지스터(NT11, NT7)가 턴-온된다. 상기 제11 NMOS 트랜지스터(NT11)가 턴-온됨에 따라서 상기 제1 노드(N1)의 전위가 감소된다. 한편, 상기 제7 NMOS 트랜지스터(NT12)가 턴-온됨에 따라서, 상기 제2 노드(N2)의 전위도 접지전압(VSS)으로 방전된다.

상기 제11 및 제7 NMOS 트랜지스터는 상기 제1 및 제2 노드(N1, N2)의 전위가 하락시킴으로써, 상기 제9 및 제10 NMOS 트랜지스터(NT9, NT10)가 턴-온되어, 상기 출력단자(OUT)로부터 출력되는 출력신호를 더욱 빠르게 방전시킨다.

한편, 상기 제13 NMOS 트랜지스터(NT13)는 상기 더미 스테이지(SRCn+1)의 출력신호에 응답하여 구동된다. 따라서, 상기 제13 NMOS 트랜지스터(NT13)는 상기 더미 스테이지(SRCn+1)가 구동되기 이전까지는 턴-오프 상태를 유지하다가 상기 더미 스테이지(SRCn+1)가 구동되어 상기 출력단자(OUT)에 제2 클럭(CKVB)이 출력되면, 이에 응답하여 턴-온된다.

상기 더미 스테이지(SRCn+1)의 출력신호에 의해서 각 스테이지의 상기 제13 NMOS 트랜지스터(NT13)가 동시에 턴-온됨에 따라서 각 스테이지의 상기 제1 노드(N1)의 전위가 전체적으로 하락된다. 따라서, 상기 각 스테이지의 제13 NMOS 트랜지스터(NT13)는 상기 더미 스테이지의 출력신호에 응답하여 상기 각 스테이지의 출력신호들을 완전하게 방전시킬 수 있다.

도 6은 도 2에 도시된 게이트 구동회로의 출력 파형도이다.

도 6을 참조하면, 쉬프트 레지스터의 각 스테이지는 순차적으로 게이트 구동신호를 출력하여 n 개의 게이트 라인(GL1 ~ GLn)에 제공한다.

첫 번째 스테이지에 개시신호(STV)가 입력된 상태에서 첫 번째 스테이지는 제1 클럭(CKV)의 선단에서 상승되고, 후단에서 하강되는 게이트 구동신호를 출력한다. 이후, 두 번째 스테이지에서는 제2 클럭(CKVB)의 선단에서 상승되고 후단에서 하강되는 게이트 구동신호를 출력한다. 따라서, 상기 첫 번째 스테이지에서는 상기 두 번째 스테이지로부터 상기 게이트 구동신호가 출력되기 이전까지 상기 게이트 구동신호를 출력한다. 이후, 세 번째 스테이지에서는 제1 클럭(CKV)의 선단에서 상승되고 후단에서 하강되는 게이트 구동신호를 출력한다. 따라서, 상기 두 번째 스 테이지에서는 상기 세 번째 스테이지로부터 상기 게이트 구동신호가 출력되기 이전까지 상기 게이트 구동신호를 출력한다.

이와 같은 과정을 반복하면서, 상기 쉬프트 레지스터는 n 번째 게이트 라인(GL1 ~ GLn)까지 순차적으로 게이트 구동신호를 출력할 수 있다.

도 7은 리페어된 풀업부를 나타낸 도면이다.

도 7을 참조하면, 풀업부(351)의 제1-1 NMOS 트랜지스터(NT1-1)가 정상적으로 동작하지 않는 경우, 상기 제1-1 NMOS 트랜지스터(NT1-1)는 나머지 제1-2 내지 제1-i NMOS 트랜지스터(NT1-2 ~ NT1-i)와 전기적으로 절연된다.

구체적으로, 제1 레이저 포인트(LP1)에 레이저를 조사하여 상기 제1 클럭단자(CK1)와 상기 제1-1 NMOS 트랜지스터(NT1-1)의 소오스 전극을 연결하는 배선을 오픈시키고, 제2 레이저 포인트(LP2)에 레이저를 조사하여 상기 출력단자(OUT)와 상기 제1-i NMOS 트랜지스터(NT1-i)의 드레인 전극을 연결하는 배선을 오픈시킨다.

이 경우, 상기 풀업부(351)는 상기 제1-1 NMOS 트랜지스터(NT1-1)를 제외한 제1-2 내지 제1-i NMOS 트랜지스터(NT1-2 ~ NT1-i)만으로 동작된다. 따라서, 상기 풀업부(351)는 제1-2 내지 제1-i NMOS 트랜지스터(NT1-2 ~ NT1-i)에 의해서 상기 출력단자(OUT)로 출력신호를 출력할 수 있다. 단, 상기 풀업부(351)에서 제1-1 NMOS 트랜지스터(NT1-1)가 제외됨으로써, 상기 제1-1 NMOS 트랜지스터(NT1-1)에 이상이 발생하기 전보다는 출력 특성이 저하될 수 있다.

그러나, 상기 풀업부(351)를 구성하는 i 개의 트랜지스터((NT1-1 ~ NT1-i) 중 어느 하나가 정상적으로 동작되지 않더라도, 간단한 리웍을 통해서 상기 풀업부(351)를 정상적으로 구동할 수 있다.

이와 같은 게이트 구동회로에 따르면, 풀업부는 병렬적으로 연결된 다수의 스위칭 소자로 이루어진다. 따라서, 풀업부의 전체적인 사이즈를 증가시켜 게이트 구동회로의 출력 특성을 향상시킬 수 있다. 또한, 다수의 스위칭 소자 중 일부가 오동작하더라도 풀업부를 용이하게 리웍할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

복수의 스테이지들이 연결되고 스테이지들이 출력 신호들을 순차적으로 출력하는 게이트 구동회로에 있어서,

상기 각 스테이지는,

병렬로 연결된 다수의 스위칭 소자로 이루어지고, 출력단자에 제1 클럭 또는 상기 제1 클럭과 반전된 위상을 갖는 제2 클럭을 제공하기 위한 풀업 수단;

상기 출력단자에 접지전압을 제공하는 풀다운 수단;

상기 풀업 수단의 입력노드에 연결되고, 이전 스테이지의 출력신호에 응답하여 상기 풀업 수단을 턴-온시키고, 다음 스테이지의 출력신호에 응답하여 상기 풀업 수단을 턴-오프시키는 풀업 구동수단; 및

상기 풀다운 수단의 입력노드에 연결되고, 입력신호에 응답하여 상기 풀다운 수단을 턴-오프시키고, 상기 다음 스테이지의 출력신호에 응답하여 상기 풀다운 수단을 턴-온시키는 풀다운 구동수단을 포함하며,

상기 다수의 스위칭 소자 각각은 게이트 전극, 제1 메인전극부 및 상기 제1 메인전극부로부터 분기되어 상기 게이트 전극 상에 배치되는 다수의 제1 서브전극부로 이루어진 소오스 전극, 및 제2 메인전극부 및 상기 제2 메인전극부로부터 분기된 다수의 제2 서브전극부로 이루어지고, 상기 다수의 제2 서브전극부 각각이 상기 게이트 전극 상에서 상기 제1 서브전극부들 사이에 개재되는 드레인 전극을 포함하는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 다수의 스위칭 소자 각각은 상기 풀업 구동수단에 연결된 게이트 전극, 상기 제1 클럭이 제공되는 소오스 전극 및 상기 출력단자에 연결된 드레인 전극을 포함하는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 다수의 스위칭 소자 각각은 비정질-실리콘 박막 트랜지스터인 것을 특징으로 하는 게이트 구동회로.
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