TW201032476A - Signal converting device - Google Patents
Signal converting device Download PDFInfo
- Publication number
- TW201032476A TW201032476A TW098105058A TW98105058A TW201032476A TW 201032476 A TW201032476 A TW 201032476A TW 098105058 A TW098105058 A TW 098105058A TW 98105058 A TW98105058 A TW 98105058A TW 201032476 A TW201032476 A TW 201032476A
- Authority
- TW
- Taiwan
- Prior art keywords
- signal
- output
- input signal
- circuit
- conversion device
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00323—Delay compensation
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
201032476 六、發明說明: 【發明所屬之技術領域】 本發明有關於一種轉換裝置,特別是一種可改善訊號 品質之轉換裝置。 . 【先前技術】 . 如第1A圖所示,一般在電子電路中為了使差動訊號 * Sa、Sb可轉換為單端訊號So,常使用比較器來實施。然 而,差動訊號之傳輸線路常存在著阻容遲滯效應 ® (RC-delay effect),使得訊號 Sa、Sb 在上升緣(rising edge) 或下降緣(falling edge)處具有較差之斜率(bad slope),如 圖中up與dn處所示。如此,如第1B圖所示,將使差動 訊號中訊號Sa上升緣up之中心點T1與訊號Sb下降緣 dn之之中心點T2不在同一時間點,而發生偏移(skew)現 象’而導致輸出訊號So之品質不良。 【發明内容】 成提升訊號品質之功效。 本發明之一實施例提供了一種轉換裝置,其具有一第 一::端帛二輸入端與一輸出端,該轉換裝置包含有 :輸::路用與—第二電路,第一電路係耗接第-輸入端 決=對:依據第一輸入端接收之-第-輸入訊號來 决疋疋否對該輸出端充電,以 路係耦桩·^铉 翰出訊號。而第二電 '锅接°玄第二輸入端與該輸出端,田、 接收之—第_ 用以依據第二輸入端 生該輸出訊號。其中,上述第 二輪出端放電’以產 江第輸入訊號與第二輸入訊號 鲁 4 201032476 彼此為差動訊號,且第一電路與該第二電路係依據第一輪 入訊號與第二輸入訊號之相同波形轉態位置來決定該輸 出訊號電壓位準之轉態方式。 本發明之另一實施例提供了一種轉換裝置’該轉換裝 . 置包含有一接收端與一轉換電路。接收端係用以接收一組 • 差動訊號,此組差動訊號包含一第一輸入訊號與一第二輸 * 入訊號。而轉換電路連接於接收端,且轉換電路依據第一 輸入訊號與第二輸入訊號之一第一波形轉態來產生一輸 Ο 出訊號。其中’輸出訊號由_第一暫態電壓值轉變為一第 二暫態電壓值係由第一輸入訊號之第一波形轉態所決 定;而輸出訊號由第二暫態電壓值轉變為第一暫態電壓值 則由第二輸入訊號之第一波形轉態所決定。 本發明實施例之轉換裝置,可僅透過差動訊號的上升 緣或下降緣,來控制單端輸出訊號,進而達成改善訊號品 質之功效。 【實施方式】 第2A圖顯示本發明一實施例之轉換裝置之示意圖。 ® 轉換裝置100可用以進行差動訊號轉單端訊號之處理,其 ·> 包含有一第一電路101與一第二電路102。其中,轉換裝 * 置100之輸入輸出部分包含有一第一輸入端1〇〇a、一第 二輸入端100b與一輸出端I00c。 第一電路101耦接於第一輸入端l〇〇a與輸出端100c 之間’用以依據第一輸入端100a接收之一第一輸入訊號 S1,決定是否對輸出端iooc充電,以產生一輸出訊號s〇; 且第一電路101包含一反相器l〇la與一第一開關1〇3, 5 201032476 其中,一實施例該第一開關103可為一 PM〇s電晶體。 第二電路102耦接於第二輸入端100b與輸出端100c 之間’用以依據第二輸入端100b接收之一第二輸入訊號 S2,決定是否對輸出端1〇〇c放電,以產生該輸出訊號s〇; 且第一電路包含兩個反相器i〇2a、102b、以及一第
• 二開關104 ’其中’ 一實施例該第二開關104可為一 NMOS ^ 電晶體。 • 其中’上述第一輸入訊號S1與第二輸入訊號S2為差 φ 動訊號,且第一電路101與第二電路102係依據第一輸入 訊號S1與第二輸入訊號S2之相同波形轉態位置來決定該 輸出訊號So電壓位準之轉態。而第一輸入訊號si與該第 二輸入訊號S2之波形轉態位置可同時為之輸入訊號之上 升緣(rising edge)位置。 於一實施例中,上述反相器101a與102a之選擇採用 特性實質上相同的反相器來實施,例如利用電路佈局 (circuit layout)相同方式使反相器101a與102a之轉換電 - 壓點相同。而第一電路101與第2電路102之反相器數目 ® 不限於此,另一實施例中兩電路中反相器數目多寡可依設 計者任意調整,例如第一電路101設有三個反相器,第二 , 電路102設有四個反相器。 本實施例中’該反相Is l〇la麵接至第一輸入端 100a,接收第一輸入訊號S1,並轉換第一輸入訊號si之 相位,以輸出一第一反相訊號IS1。而反相器102a,麵接 至第二輸入端1 〇〇b,轉換第二輸入訊號S2之相位,以輪 出第一第二反相訊號IS2至反相器102b,再透過反相器 6 201032476 102b轉換相位,以輸出第一第三反相訊號IS3。其中,第 一輸入訊號S1與第二輸入訊號S2互為差動訊號。 本實施例中,第一開關103之PMOS電晶體之閘極端 輕接至反相器101 a,第二開關1 〇4之NMOS電晶體之閘 . 極端耦接至反相器1 〇2b ;電晶體1 〇3之源極耦接一電源 、 S’電晶體104之源極接地G;且電晶體103、104之沒極 端與輸出端100c相互耗接。 為了清楚說明本發明一實施例之轉換裝置1〇〇的運作 ❹ 原理’該轉換裝置100係以輸入差動訊號S1與S2之上升 緣來作為控制之依據,請同時參考第2A、2B、2C圖。 當前級電路BLOCK_A輸出第一輸入訊號S1與第二 輸入訊號S2時,轉換裝置1〇〇接收該兩差動訊號si與 S2»接著’第一電路ιοί接收差動訊號si。差動訊號S1 由邏輯〇轉態至邏輯1時,反相器1〇la產生一由邏輯} 轉態至邏輯0之第一反相訊號IS1,而驅動第一開關1〇3, 使第一開關103導通(On)對輸出端100c充電。如第2B圖 圖面左邊之圖示所示’差動訊號S1上升緣Up 1之電壓位 ® 準逐漸提高時,輸出訊號So之電壓位準亦逐漸提高而使 輸出訊號So由邏輯〇轉態至邏輯1。此時差動訊號S2乃 4 由邏輯1轉態至邏輯0 ’經過兩反相器102a、102b後, 第三反相訊號IS3仍為邏輯0使第二開關1 〇4關閉(Off), 故此時差動訊號S2由邏輯1轉態至邏輯〇之過程不致影 響輸出訊號So。 反之,當差動訊號S1由邏輯1轉態至邏輯〇時,經 過反相器101a後,第一反相訊號IS1為邏輯1使第一開 7 201032476 關103關閉(Off),故此時差動訊號S1由邏輯1轉態至邏 輯0之過程不致影響輸出訊號So。參考第2B圖圖面中間 之圖示所示,此時差動訊號S2由邏輯〇轉態至邏輯1, 經過兩反相器l〇2a、102b後,第三反相訊號IS3為邏輯1 , 使第二開關104導通(On)而使輸出端100c放電,輸出訊 . 號s〇之電壓位準亦逐漸下降而使輸出訊號So由邏輯1 ' 轉態至邏輯〇。。 本發明實施例之轉換裝置100依據兩差動訊號S1、 ® S2之上升緣對差動訊號之控制,以產生之輸出訊號之波 形圖。如將第2B圖圖面左邊與中間之圖示重疊而產生如 第2B圖圖面右邊之圖示,由該右邊圖面可知,兩差動訊 喊SI S2之上升緣之斜率近似’使輸出訊號s〇由邏輯〇 轉態至邏輯1之轉態曲線P1和輸出訊號So由邏輯1轉態 至邏輯0之轉態曲線P2兩者之交點Tp接近於 、 (VH+VL)/2,因此輸出訊號s〇有較好的品質。 再者,假設因為前級電路BL〇CK—A、傳輸線路之阻 _ 今遲滯效應(RC_delay effect),或其他製程…等環境因 : 素使得差動讯號S1、S2在上升緣(rising edge)處由原先 • 較好之斜率Q1變成較差之斜率Q2,如第2C圖所示,輸 出tp號So的電壓轉態曲線ρι與p2之交點Τρ發生偏移, 但是其偏移之方式與位置卻仍被轉換裝置1〇〇適當控 制,使偏移後之交點邶仍接近於(Vh+Vl)/2,而維持輸出 訊號So的品質。 〇因此,本發明實施例之轉換裝置100 ,可針對差動訊 號S1、S2之兩者上升緣來控制以產生輸出訊號s〇,而解 8 201032476 決習知技術因為訊號發生偏移而發生錯誤之問題。 須注意,本發明實施例之轉換裝置亦可針對輸入差動 訊號SI、S2之兩者之下降緣(faning edge)來進行控制, 以產生輸出訊號。如第3A圖顯示,本發明一實施例之轉 換裝置300包含有一第一電路301與一第二電路302。其 . 中,轉換裝置3〇〇之輸入輸出部分包含有一第一輸入端 300a、一第·一輸入端300b與一輸出端300c。而第一電路 • 301包含一反相器301a與一第二開關303 ;第二電路302 φ 則包含兩個反相器302a、302b、以及一第二開關304。須 注意,熟悉本領域之技術者應能理解,轉換裝置300之架 構與各元件之功能與轉換裝置100大致相同,因此不再重 複贅述。 於此實施例中’差動訊號S1由邏輯1轉態至邏輯〇 時,經過兩反相器302a、302b後使開關303導通(On), 而輸出訊號So之電壓位準亦逐漸提高由邏輯〇轉態至邏 輯1。此時差動訊號S2由邏輯0轉態至邏輯1,經過反相 ' 器301a後使開關304關閉(Off),故差動訊號S2由邏輯〇 ® 轉態至邏輯1之過程不致影響輸出訊號So。反之,當差 動訊號S2由邏輯1轉態至邏輯0時,經過反相器301a後 f 使開關304導通(On),而輸出訊號So之電壓位準由邏輯 1轉態至邏輯〇。此時差動訊號S1由邏輯〇轉態至邏輯1, 經過反相器302a與302b後使開關303關閉(Off),故差動 訊號S1由邏輯〇轉態至邏輯1之過程不致影響輸出訊號 So。 於本實施例中,假設反相器302a、301a因為製程變 9 201032476 動而使其轉換電壓點變動,而使差動訊號s]、S2在下降 緣(falling edge)處原本於點使s〇的電壓轉態,變成於 R2點方使So的電壓轉態,如第3B圖所示,導致輸出訊 號So的電麼轉態曲線ρι與p2之交點τρ發生偏移,但 是其偏移之方式與位置卻仍被轉換裝置1 〇〇適當控制,使 . 偏移後之交點Τρ仍接近於(Vh+Vl)/2,而維持輸出訊號 * So的品質。 • 综上所述,本發明實施例之轉換裝置,可僅透過差動 • 訊號的上升緣或下降緣,來控制單端輸出訊號,進而達成 改善訊號品質之功效。 以上所述僅為本發明之較佳實施例,凡依本發明申請 專利範圍所做之均等變化與修飾,皆應屬本發明之涵蓋2 201032476 【圖式簡單說明】 第1A圖顯示一習知轉換裝置之示意圖。 第1B圖顯示第1A圖轉換裝置運作時輸出電壓之波形圖。 第2A圖顯示本發明一實施例之轉換裝置之示意圖。 第2B圖顯示第2A圖之輸入訊號與輸出訊號之波形圖。 . 第2C圖顯示第2A圖之輸入訊號與輸出訊號之另一波形 * 圖。 第3A圖顯示本發明另一實施例之轉換裝置之示意圖。 . 第3B圖顯示第3A圖之輸入訊號與輸出訊號之波形圖。 【主要元件符號說明】 100、 300 轉換裝置 100a ' 300a 第一輸入端 100b、300b 第二輸入端 100c、300c 輸出端 101、 301 第一電路 φ 102 ' 302 第二電路 ; l〇la、102a、l〇2b、301a、302a、302b 反相器 103 、 104 、 303 、 304 開關 r BLOCK_A 前級電路 11
Claims (1)
- 201032476 七 、申請專利範圍: 1. 一種轉換裝置,具有一第一輸入端、一第二輸入端與一輸出 端,該轉換裝置包含有: 一第一電路,耦接該第一輸入端與該輸出端,用以依據該第一 輸入端接收之一第一輸入訊號,決定是否對該輸出端充 電,以產生一輸出訊號;以及 一第二電路,耦接該第二輸入端與該輸出端,用以依據該第二 輸入端接收之一第二輸入訊號,決定是否對該輸出端放 電,以產生該輸出訊號; 其中,該第一輸入訊號與該第二輸入訊號為差動訊號,且該第 一電路與該第二電路係依據該第一輸入訊號與該第二輸 入訊號之相同波形轉態位置來決定該輸出訊號電壓位準 之轉態。 2. 如申請專利範圍第1項記載之轉換裝置,其中該輸出訊號電壓 位準之轉態,係依據該第一輸入訊號與該第二輸入訊號之波形 轉態之上升緣(rising edge)來決定。 3. 參 如申請專利範圍第1項記載之轉換裝置,其中該輸出訊號電壓 位準之轉態,係依據該第一輸入訊號與該第二輸入訊號之波形 轉態之下降緣(falling edge)來決定。 ' 4. 如申請專利範圍第1項記載之轉換裝置,其中該第一電路包含 有: 一第一反相器,用以將該第一輸入訊號反相,以輸出一第一反 相訊號;以及 一第一開關,耦接至該第一反相器,用來依據該第一反相訊號 決定否對該輸出端充電。 12 201032476 5.如申請專利範圍第4項記載之轉換裝置,其中該第二電路包含 有: 一第二反相器,用以將該第二輸入訊號反相,以輸出一第二反 相訊號; 一第三反相器,用以將該第二反相訊號反相,以輸出一第三反 r 相訊號; * 一第二開關,耦接至該該第三反相器,用以依據該第三反相訊 ' 號來決定是否對該輸出端放電。 φ 6.如申請專利範圍第5項記載之轉換裝置,其中該第一開關為一 PMOS電晶體,且該第二開關為一 NMOS電晶體。 7. 如申請專利範圍第5項記載之轉換裝置,其中該第一反相器與 該第二反相器之特性實質上相同。 8. 一種轉換裝置,該轉換裝置包含有: 一接收端用以接收一組差動訊號,該組差動訊號包—第一輸 入訊號與一第二輸入訊號;以及 一轉換電路連接於該接收端,該轉換電路依據該第一輸入訊號 與該第二輸入訊號之一第一波形轉態來產生一輸出訊號; # 其中,該輸出訊號由一第一暫態電壓值轉變為一第二暫態電壓 : 值係由該第一輸入訊號之該第一波形轉態所決定,而該輸 ( 出訊號由該第二暫態電壓值轉變為該第一暫態電壓值係 由該第二輸入訊號之該第一波形轉態所決定。 9. 如申請專利範圍第8項記載之轉換裝置,其中該第一波形轉態 係一上升緣(rising edge)。 10. 如申請專利範圍第8項記載之轉換裝置,其中該第一波形轉態 係一下降緣(falling edge)。 13 201032476 11. 如申請專利範圍第8項記載之轉換裝置,其中該轉換電路包含 有: 一第一電路連接於該接收端,該第一電路依據該第一輸入訊號 之該第一波形轉態,使該輸出訊號由該第一暫態電壓值轉 變為該第二暫態電壓值;以及 一第二電路連接於該接收端,該第二電路依據該第二輸入訊號 之該第一波形轉態,使該輸出訊號由該第二暫態電壓值轉 變為該第一暫態電壓值。<r 12. 如申請專利範圍第11項記載之轉換裝置,其中該第一電路包 含一第一開關,於該第一電路接收該第一輸入訊號之一第二波 形轉態時,該第一開關關閉。 13. 如申請專利範圍第12項記載之轉換裝置,其中該第一波形轉 態係一上升緣(rising edge),而該第二波形轉態係一下降緣 (falling edge) ° 14. 如申請專利範圍第11項記載之轉換裝置,其中該第二電路包 含一第二開關,於該第二電路接收該第二輸入訊號之一第二波 形轉態時,該第二開關關閉。 15. 如申請專利範圍第14項記載之轉換裝置,其中該第一波形轉 態係一下降緣(falling edge),而該第二波形轉態係一上升緣 (rising edge)。 14
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW098105058A TW201032476A (en) | 2009-02-18 | 2009-02-18 | Signal converting device |
US12/703,985 US20100207676A1 (en) | 2009-02-18 | 2010-02-11 | Signal converting device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW098105058A TW201032476A (en) | 2009-02-18 | 2009-02-18 | Signal converting device |
Publications (1)
Publication Number | Publication Date |
---|---|
TW201032476A true TW201032476A (en) | 2010-09-01 |
Family
ID=42559342
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW098105058A TW201032476A (en) | 2009-02-18 | 2009-02-18 | Signal converting device |
Country Status (2)
Country | Link |
---|---|
US (1) | US20100207676A1 (zh) |
TW (1) | TW201032476A (zh) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2184622B (en) * | 1985-12-23 | 1989-10-18 | Philips Nv | Outputbuffer and control circuit providing limited current rate at the output |
KR930008656B1 (ko) * | 1991-07-19 | 1993-09-11 | 삼성전자 주식회사 | 노이즈가 억제되는 데이타 출력 버퍼 |
US5929680A (en) * | 1997-05-16 | 1999-07-27 | Tritech Microelectronics International Ltd | Short circuit reduced CMOS buffer circuit |
KR100408412B1 (ko) * | 2001-06-02 | 2003-12-06 | 삼성전자주식회사 | 전원전압의 변동을 감지하는 데이터 출력 버퍼 |
-
2009
- 2009-02-18 TW TW098105058A patent/TW201032476A/zh unknown
-
2010
- 2010-02-11 US US12/703,985 patent/US20100207676A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20100207676A1 (en) | 2010-08-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101200452B1 (ko) | 낮은 듀티 사이클 왜곡을 갖는 레벨 시프터 | |
US7969197B2 (en) | Output buffer circuit and differential output buffer circuit, and transmission method | |
US7038521B2 (en) | Voltage level shifting circuit with improved switching speed | |
US7466184B2 (en) | Level shifter | |
TWI531163B (zh) | 電壓轉換器 | |
US7215150B2 (en) | Method and circuit for maintaining I/O pad characteristics across different I/O supply voltages | |
JP5452767B2 (ja) | デューティサイクルのバランスがとれたレベルシフタ | |
TWI774972B (zh) | 用於減少電磁干擾之控制緩衝器及包含其之源驅動器 | |
TW201032476A (en) | Signal converting device | |
JP2000353945A (ja) | デジタル信号出力回路 | |
EP3961928A1 (en) | A level shifter and a method of level shifting a signal | |
JP2001285042A (ja) | ディジタル遅延補間器の中の負荷の平均一化 | |
US7378876B2 (en) | Complementary output inverter | |
TWI681628B (zh) | 電壓位準移位電路 | |
TW496033B (en) | Variable delay circuit | |
EP3844878A1 (en) | Dynamic power supply shifting | |
US7667520B2 (en) | Level shift device having reduced error in the duty ratio of the output signal | |
KR100877524B1 (ko) | 전자 장치 | |
CN110896338A (zh) | 时钟传输模块与网络传输方法 | |
TWI757038B (zh) | 數位控制延遲線電路及其控制訊號延遲時間的方法 | |
JP4509737B2 (ja) | 差動信号生成回路および差動信号送信回路 | |
CN117856768A (zh) | 工作周期调整电路及其方法 | |
Waho et al. | An ultrahigh-speed full adder using resonant-tunneling logic gates | |
US20080129366A1 (en) | Systems including level shifter having voltage distributor |