TW200820627A - Clock synchronization circuit and semiconductor device provided therewith - Google Patents

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200820627 九、發明說明 【發明所屬之技術領域】 本發明關於在使用多個時脈的情況下的時脈同步電路 及具備該電路的半導體裝置。 【先前技術】 近年來，由於網際網路的普及，IT(資訊技術）摻透於 全世界，使得帶來大變革。特別是，最近如一般所說，泛 在資訊社會（無處不在的資訊社會）隨時隨地都可訪問資訊 網路的環境整頓操作展開了。在這種環境中，個體識別技 術引人注目，該個體識別技術通過將ID(個體識別號碼）給 予各個物件，使該物件的履歷明確，從而對生產、管理等 有用。其中，尤其在企業、市場等中試驗地開始引入 RFID(射頻識別）標籤（也被稱爲ID標籤、1C標籤、1C晶 片、RF標鑛、無線標鑛、無線晶片、電子標鑛）等的肯g夠 無線地發送/接收信號的半導體裝置。 這種半導體裝置根據從讀出器/寫入器接收了的信號 來操作，但是具體地說，將從設置在讀出器/寫入器中的 發送電路輸出了的信號輸入到RFID標籤等的設置在半導 體裝置中的接收電路中。 例如，考慮如下情況：將資料信號從設置有基準時脈 產生電路411、資料信號產生電路412的發送電路410發 送到設置有基準時脈產生電路421、分頻電路423、接收 電路操作用基準時脈產生電路424的接收電路420 (參照圖 200820627 5)。在此情況下，在發送電路410中，由基準時脈 路411生成時脈信號，而在接收電路420中，由基 產生電路42 1生成時脈信號。而且，與在發送電路 基準時脈產生電路411中生成了的時脈信號同步的 號（資料信號402、404)輸入到接收電路420的邏 422中，並且由在接收電路操作用基準時脈產生電 中生成了的時脈信號鎖存。 一般來說，在由設置在外部的讀出器/寫入器 發送電路4 10和設置在RFID標籤等中的接收電路 送/接收信號的情況下，對每個電路使用不同的時 來進行信號的發送/接收。 在多個電路之間（例如，發送電路和接收電路；; 用不同的時脈信號的情況下，在各個電路中的資料 各個電路的時脈信號同步。其結果，有時資料信號 點和接收資料信號的電路的時脈信號的變化點重疊 。由此，在接收資料信號的情況下，產生如下問題 料信號的設置（set up)時間、保持（hold)時間不成爲 〇 例如，圖6示出如下情況的時序圖，即從發 410輸入到接收電路420的資料信號（這裏爲“資 402”或“資料信號404”）產出對在接收電路42〇中的 路操作用基準時脈產生電路424中生成了的接收電 用基準時脈信號401的偏差。 在此情況下’輸出當從發送電路4 1 0輸入到接 產生電 準時脈 410的 資料信 輯電路 路 424 等中的 42 0發 脈信號 1間）使 信號與 的變化 或鄰接 ，即資 一定的 送電路 料信號 接收電 路操作 收電路 -6 - 200820627 420的資料信號變化的時序比接收電路操作基準時脈信號 401的上升快一定時間406時的對應於402的邏輯値403 和當從發送電路4 1 0輸入到接收電路420輸入的資料信號 變化的時序比接收電路操作用基準時脈信號40 1的上升慢 一定時間407時的對應於資料信號404的邏輯値405。就 是說，如果從發送電路4 1 0輸入到接收電路420的資料信 號比接收電路操作用基準時脈信號40 1快或慢，在使用接 收電路操作用基準時脈信號40 1的上升沿判定的情況下， 判定了的邏輯値輸出爲不同。 這樣，存在有如下問題：即使從發送電路輸入到接收 電路的資料信號的變化時序和接收電路操作用基準時脈信 號的上升時序的關係快一點或慢一點，就接收電路操作用 基準時脈信號的上升時序時的邏輯値不同，從而造成電路 操作的不穩定。 【發明內容】 鑒於上述問題，本發明的目的是提供一種時脈同步電 路及具備該電路的半導體裝置，該時脈同步電路即使在使 用多個電路之間不同的時脈信號也能夠進行穩定的通訊。 此外，本發明的時脈同步電路之一包括：檢測接收了 的資料的變化點並輸出重設信號的裝置；輸出時脈信號的 基準時脈產生電路；以及計數時脈信號的基準時脈計數電 路，其中基準時脈計數電路在輸入了重設信號的情況下， 重設通過計數時脈信號而獲得了的計數値。 200820627 此外，本發明的時脈同步電路之一包括：檢測接收了 的資料的變化點並輸出重設信號的裝置；輸出時脈信號的 基準時脈發生電路；計數時脈信號的基準時脈計數電路； 分頻從基準時脈計數電路輸出了的信號的分頻電路；以及 根據從分頻電路輸出了的信號輸出電路操作用基準時脈信 號的裝置，其中基準時脈計數電路在輸入了重設信號的情 況下，重設通過計數時脈信號而獲得了的計數値。 此外，本發明的時脈同步電路之一包括：檢測接收了 的資料信號的變化點的資料信號計數電路；輸入從資料信 號計數電路輸出了的信號的計數値比較器；輸出時脈信號 的基準時脈產生電路；計數時脈信號並獲得計數値的基準 時脈計數電路；分頻從基準時脈計數電路輸出了的信號的 分頻電路；以及根據從分頻電路輸出了的信號輸出電路操 作用基準時脈信號的裝置，其中計數値比較器根據從資料 信號計數電路輸出的信號，輸出重設信號，基準時脈計數 電路根據重設信號，重設計數値。 本發明的半導體裝置之一，是一種具備天線，並與讀 出器/寫入器之間以無線通訊進行信號的發送/接收的半導 體裝置’其中包括：檢測從讀出器/寫入器接收了的資料 信號的變化點，並輸出重設信號的裝置；輸出時脈信號的 基準時脈產生電路；以及計數時脈信號的基準時脈計數電 路’其中基準時脈計數電路在輸入了重設信號的情況下， 重設通過計數時脈信號而獲得了的計數値。 此外’本發明的半導體裝置之一，是一種具備天線， -8- 200820627 並與讀出器/寫入器之間以無線通訊進行發送/接收的半導 體裝置，其中包括：檢測從讀出器/寫入器接收了的資料 信號的變化點，並輸出重設信號的裝置；輸出時脈信號的 基準時脈產生電路；計數時脈信號的基準時脈計數電路； 分頻從基準時脈計數電路輸出了的信號的分頻電路；以及 根據從分頻電路輸出了的信號輸出電路操作用基準時脈信 號的裝置，其中基準時脈計數電路在輸入了重設信號的情 況下，重設通過計數時脈信號而獲得了的計數値。 此外，本發明的半導體裝置之一，是一種具備天線， 並與讀取寫入之間以無線通訊進行發送/接收的半導體裝 置，其中包括：檢測從讀出器/寫入器接收了的資料信號 的變化點的資料信號計數電路；輸入從資料信號計數電路 輸出了的信號的計數値比較器；輸出時脈信號的基準時脈 產生電路；計數時脈信號並獲得計數値的基準時脈計數電 路；分頻從基準時脈計數電路輸出了的信號的分頻電路； 以及根據從分頻電路輸出了的信號輸出電路操作用基準時 脈信號的裝置，其中計數値比較器根據從資料信號計數電 路輸出的信號，輸出重設信號，基準時脈計數電路重設根 據重設信號，重設計數値。 根據本發明，即使當在由不同的時脈信號操作的電路 之間輸入輸出資料信號的情況下，也可以提供穩定的通訊 。此外，通過使用本發明的時脈同步電路，因爲由接收電 路操作用基準時脈而整個接收電路操作，所以容易進行遲 延時間的計算和電路設計。 -9 - 200820627 【竇施方式】 下面，關於本發明的實施方式將參照附圖給予說明。 但是，本發明不局限於以下說明，所屬技術領域的普通人 員可以很容易地理解一個事實就是其方式及詳細內容在不 脫離本發明的宗旨及其範圍的情況下可以被變換爲各種各 樣的形式。因此，本發明不應該被解釋爲僅限定在以下所 示的實施方式所記載的內容中。此外，在以下說明的本發 明的結構中，有時在不同附圖中使用共通的附圖標記來表 示相同的部分。 實施方式1 在本實施方式中，參照附圖來說明本發明的時脈同步 電路的一個例子。 本發明的時脈同步電路包括：檢測接收了的資料信號 (包括特定資料的信號）的變化點並輸出重設信號的裝置； 產生時脈信號的基準時脈產生裝置；計數從基準時脈產生 裝置輸出了的時脈信號，並且在輸入重設信號的情況下重 設通過計數時脈信號而獲得了的計數値的裝置。此外，根 據該時脈信號的計數，輸出成爲爲了接收電路操作用基準 時脈信號產生裝置使接收電路操作的基準的時脈信號。下 面將說明具體結構等。 圖1示出時脈同步電路的方塊圖。圖1所示的時脈同 步電路包括：第一裝置存儲裝置121;第二裝置存儲裝置 122;產生來自第一裝置存儲裝置121的輸出信號103的 -10- 200820627 反相信號105的裝置123;對從第二裝置存儲裝置122輸 出了的信號104和來自第一裝置存儲裝置121的輸出信號 103的反相信號105進行比較的裝置124;基準時脈產生 電路125;基準時脈計數電路126;分頻電路127;以及接 收電路操作用基準時脈產生電路1 2 8。此外，將在接收電 路操作用基準時脈產生電路128中生成了的接收電路操作 用基準時脈信號，輸出到構成半導體裝置的邏輯電路等的 電路中。 這裏示出如下例子：使用鎖存電路作爲第一裝置存儲 裝置121、第二裝置存儲裝置122(下面，也記爲“第一鎖 存電路121” ' “第二鎖存電路122”），使用否T電路作爲 生成來自第一裝置存儲裝置121的輸出信號103的反相信 號105的裝置123 (下麵，也記爲“否T電路123”），並且使 用AND電路作爲對從第二裝置存儲裝置122輸出了的信 號104和來自第一裝置存儲裝置121的輸出信號103的反 相信號105進行比較的裝置124(下文也記爲“AND電路 1 24”）。此外，如果是能夠檢測接收資料的變化點的電路 就可以使用任何電路，而不局限於上述電路。 基準時脈產生電路125是在接收電路120中產生時脈 信號的電路。此外，基準時脈計數電路1 2 6包括計數從基 準時脈產生電路125產生了的時脈信號的裝置。此外，基 準時脈計數電路126包括根據從AND電路124輸出了的 重設信號106，重設通過計數從基準時脈產生電路125輸 出了的時脈信號107而獲得了的計數値的裝置。另外，分 -11 - 200820627 頻電路127是分頻從基準時脈計數電路126產生了的信號 108的電路。接收電路操作用基準時脈發生電路128是生 成接收電路1 20的操作用基準時脈信號的電路。 此外，在圖1中示出包括基準時脈產生電路111和資 料信號產生電路112的發送電路11〇。發送電路11〇起到 產生圖1所示的輸入到接收電路1 20中的1 02的電路的作 用。基準時脈產生電路111是在發送電路110中生成時脈 φ 信號的電路，而資料信號產生電路1 1 2是生成輸入到接收 電路120中的資料信號1〇2的電路。就是說，接收電路 120和發送電路11〇分別安裝有產生時脈信號的電路（這裏 爲在接收電路120中的基準時脈產生電路125、在發送電 路1 1 0中的基準時脈產生電路1 1 1)。因此，通常接收電路 120和發送電路110分別生成不同的時脈信號且不進行同 步操作。 此外，從在發送電路1 1 0中的基準時脈產生電路1 1 1 # 輸出的信號1 〇 1是使資料信號產生電路112操作的時脈信 號，並且從資料信號產生電路1 1 2輸出的資料信號1 02輸 * 入到接收電路120的電路（第一裝置存儲裝置121、邏輯電 ^ 路等）中。此外，在進行發送電路1 1 0和接收電路1 2 0的 資料信號102的發送/接收時既可以採用無線通訊，又可 以採用有線通訊。 在接收電路120中，從第一鎖存電路121輸出了的信 號103輸入到第二鎖存電路122和否τ電路123中。此外 ’在接收電路120中的從基準時脈產生電路125輸出了的 -12- 200820627 信號117輸入到第一鎖存電路121及第二鎖存電路122中 作爲使該第一鎖存電路121及第二鎖存電路122操作的時 脈信號。 此外，雖然這裏示出使用第一鎖存電路1 2 1、第二鎖 存電路122、否T電路123、AND電路124作爲檢測接收 了的資料信號102的變化點的裝置的例子，但是也可以代 替使用OR電路、NAND電路、否R電路、EXOR電路、 EX-否R電路等的判定電路裝置。 此外，雖然這裏在接收電路120中使用分頻電路127 ，但是在基準時脈計數電路1 2 6的値滿足在接收電路1 2 0 中的接收電路操作用基準時脈產生電路1 2 8的頻率的情況 下，可以採用不使用分頻電路1 27的結構。 接著，將參照圖2的流程圖來說明在本實施方式所示 的時脈同步電路中的電路的操作的一個例子。 首先，當供給電源時，在接收電路120的基準時脈產 生電路125中產生時脈信號（2 01)。這裏，使用環形振盪器 作爲基準時脈產生電路1 25來產生時脈信號，並且由基準 時脈計數電路126計數時脈信號（202)。此外，除了環形振 盪器以外，還可以使用水晶振盪器或來自外部的輸入信號 的裝置。 接著，使用第一裝置存儲裝置121、第二裝置存儲裝 置122等來判定是否從外部的電路（這裏爲發送電路110) 輸入同步信號（203 )。在同步信號沒有輸入的情況下（否）， 再計數環形振盪器的時脈信號（2 0 2)。另一方面，在輸入同 -13- 200820627 步信號的情況下（是），判定通過計數而獲得了的計數値是 不是適當的値（204)。 在計數値不適當的情況下（否），取消計數値（208)。在 計數値適當的情況下（是），該計數値存儲在鎖存暫存器中 (205)。此外，這裏鎖存暫存器可以採用設置在基準時脈計 數電路1 26中的結構。此外，輸入同步信號的情況下，由 重設信號重設計數値。 接著，在（2 0 5 )中，使用比較存儲在鎖存暫存器中的計 數値和時脈產生用計數値的電路來比較存儲在鎖存暫存器 中的計數値（206)。此外，比較鎖存暫存器和時脈產生用計 數値的電路可以採用設置在基準時脈計數電路126中的結 構。此外，這裏所述的時脈產生用計數器是指用於決定分 頻電路1 27的分頻數的計數器。 在存儲在鎖存暫存器中的計數値和時脈產生用計數値 不同的情況下（否），使時脈產生用計數値上升（210)，並且 由接收電路操作用基準時脈產生電路1 28產生時脈信號 (2 11)。另一方面，存儲在鎖存暫存器中的計數値和時脈產 生用計數値相同的情況下（是），由重設時脈計數器的電路 重設時脈產生用計數値（207)。 接著，將參照圖3來說明上述電路操作的時序圖。 圖3所不的時序圖不出從發送電路110輸入到接收電 路120中的資料信號102、從第一鎖存電路121輸出的信 號103、從第二鎖存電路122輸出的信號104、基準時脈 重設信號106、時脈信號107、在基準時脈計數電路126 -14- 200820627 中生成的基準時脈計數値3 0 6、在接收電路操 脈產生電路128中生成的接收電路操作用基 3 0 7的操作。 此外’在圖3中以時間差異3 0 8來示出 110輸入到接收電路120中的資料信號1〇2和 . 120的第一鎖存電路121輸出的信號1〇3之間 ，而以時間差異3 0 9來示出從第一鎖存電路1 ^ φ 號103和從第二鎖存電路I22輸出的信號1〇4 差異。另外，以期間3 i 0來示出重設基準時脈t 這裏，通過從發送電路1 1 〇輸入到接收電 資料信號1 02和第一鎖存電路1 2〗輸出的信號 時間差異3 0 8，調變發送電路〗〗〇和接收電路 時間差異。 此外，通過對第一鎖存電路1 2 1和第二鎖 分別存儲的資料進行比較，產生基準時脈重設 # 就是說，通過比較從第一鎖存電路121輸出的 從第二鎖存電路122輸出的信號104，產生基 ’ 期間3 1 0。由基準時脈重設期間3 1 0重設基準 ^ 3 0 6的値。另外，根據基準時脈計數値3 0 6的 電路操作用基準時脈信號307。 如上所述那樣，通過適用上述時脈同步電 電路操作用基準時脈產生電路128輸出的接收 基準時脈信號3 0 7能夠與從發送電路1 1 〇輸出 號同步。因此，通過利用該接收電路操作用基 作用基準時 準時脈信號 從發送電路 從接收電路 的時間差異 Π輸出的信 之間的時間 i勺期間。 路120中的 103之間的 120之間的 存電路122 信號106 。 信號1 〇 3和 準時脈重設 時脈計數値 値產生接收 路，從接收 電路操作用 了的資料信 準時脈信號 -15 - 200820627 3 0 7來驅動半導體裝置的邏輯電路等，即使在多個電路之 間使用不同的時脈信號的情況下，也可以進行穩定的通訊 〇 此外，本實施方式可以與本說明書中的其它實施方式 自由組合來實施。 實施方式2 在本實施方式中，將參照附圖說明具有與上述實施方 式不同的結構的時脈同步電路的一個例子。 在圖4中不出问步電路的方塊圖的一個例子。圖4所 示的同步電路包括：資料信號計數電路5 1 0 ;計數値比較 器511 ;基準時脈產生電路125;基準時脈計數電路126; 分頻電路127 ;接收電路操作用基準時脈產生電路12 8。 就是說，在圖1所示的同步電路中採用將第一鎖存電路 12 1、第二鎖存電路122、否Τ電路123、AND電路124替 換爲資料信號計數電路5 1 0、計數値比較器5 1 1的結構。 資料信號計數電路5 1 0包括檢測接收的資料信號的變 化點的裝置，並且計數資料信號的Low或High資料信號 。從資料信號計數電路510輸出的信號501輸入到計數値 比較器5 1 1中。在計數値比較器5〗丨中，將通過在資料信 號δ十數電路5 1 0中計數而獲得了的計數値的信號與預先設 定了的比較値進行比較，並且當所述信號和比較値一致時 ’從該計數値比較器5 1 1輸出重設信號5 02。 這樣，通過檢測從發送電路1 1 0發送的資料信號的變 -16- 200820627 化點且使用根據該變化點生成了的重設信號來控制基準時 脈計數電路126的計數，當在發送電路110和接收電路 120中使用不同的時脈信號時也可以在接收電路中獲取同 步。 此外，本實施方式可以與本說明書中的其它實施方式 自由組合來進行。 實施方式3 在本實施方式中，將參照附圖來說明一種半導體裝置 ，其中包括上述實施方式所示的時脈同步電路且能夠無線 地發送/接收資訊。 近年來，組合超小型1C晶片和無線通訊用天線的 RFID標籤等的半導體裝置引人注目。RFID標籤可以通過 使用無線通訊裝置（也稱爲讀出器/寫入器）進行通訊信號（ 操作磁場）的授受來進行資料的寫入和讀出。 φ 作爲RFID標籁等能夠無線地發送/接收資訊的半導體 裝置的應用領域，例如可以舉出在流通業界上的產品管理 ’ 。目前，使用條碼等的產品管理是主流，然而，由於條碼 ^ 是通過光學方式讀取的’因此在存在遮罩時無法讀取資料 。另一方面，對於RFID標籤而言，由於通過無線方式讀 取資料，因此即使存在遮罩時也能夠讀取資料。因此，可 以謀求有更高效率、更低成本等的產品管理。除了上述以 外，已提出了在票券、航空客票、自動結帳等上的廣泛應 用。 -17- 200820627 隨著RFID標籤的應用領域的擴大，對具有更高級功 能的RFID標籤的要求越來越高。例如，通過加密發送/接 收的資料來可以防止資料洩漏給第三方。作爲加密的方法 可以考慮到如下方式：利用硬體來進行解碼/加密處理； 利用軟體來進行解碼/加密處理；以及利用硬體和軟體來 進行解碼/加密處理。在利用硬體的處理方式中，由進行 解碼/加密的專用電路構成運算電路。在利用軟體的處理 方式中，由 CPU(中央處理器）和大規模記憶體構成運算電 路，其中 CPU進行解碼/加密程式。在利用硬體和軟體的 處理方式中，由專用電路、CPU及記憶體構成運算電路， 其中所述專用電路進行解碼/加密的運算處理的一部分， 而CPU進行其它的運算處理的程式。 在本實施方式中，將參照圖7、圖8說明具有密碼處 理功能的RFID標籤作爲本發明的半導體裝置的一個例子 。圖7是RFID標籤的方塊圖，而圖8是RFID標籤的佈 局圖。 首先，將參照圖7來說明本實施方式所示的半導體裝 置的方塊結構。在圖7中，RFID標籤等的半導體裝置（下 面稱爲 “RFID 標籁 1001”）包括：由 CPU1 002、ROM1003 、RAM 1 0 04、控制器1005構成的運算電路1〇〇6;以及由 天線1 007、諧振電路1 008、電源電路1 009、重設電路 1010、時脈生成電路1011、解調電路 1012、調變電路 1 01 3、電源管理電路1 〇 1 4構成的類比部 ΗΠ 5。控制器 1 005由 CPU介面（CPUIF)1016、控制暫存器1〇17;代碼 -18- 200820627 抽出電路1018;編碼電路1019構成。此外，在圖7中， 爲說明的簡單化而將通訊信號分別示出爲接收信號1 020 和發送信號1021，然而實際上接收信號1〇2〇和發送信號 1 02 1是一體的信號，並且在RFID標籤1 〇〇 1及讀取/寫入 器之間同時被發送/接收。在使用天線1 007和諧振電路 1 〇 〇 8來接收接收信號1 0 2 0之後，還使用解調電路1 〇 1 2來 解調接收信號1020。此外，在使用調變電路1013來調變 發送信號1021之後，還使用天線1〇〇7來發送發送信號 1 02 1。此外，時脈生成電路1 〇 1 1可以以上述實施方式所 示出的結構來設置。 在圖7中，當RFID標籤1001置於由通訊信號形成的 磁場中時，由天線1 007和諧振電路1 008而產生感應電動 勢。感應電動勢由在電源電路1009中的電容器保持，此 外，由電容器而使電位穩定化，並且感應電動勢提供給 RFID標籤100 1的各個電路中作爲電源電壓。重設電路 1010生成RFID標籤1001整體的起始重設信號。例如， 生成在電源電壓升高之後延遲升高的信號作爲重設信號。 按照電源管理電路1 〇 1 4生成的控制信號，時脈生成電路 1 0 1 1改變時脈信號的頻率和占空比。解調電路1 〇 1 2檢測 ASK方式的接收信號1 020的振幅變動作爲 “〇”/“1”的接 收資料1 022。解調電路1012例如是低通濾波器。再者， 調變電路1013使ASK方式的發送信號1021的振幅變動 來發送發送資料。例如，在發送資料1 023爲“0”的情況下 ，改變諧振電路1 〇〇8的諧振點，從而改變通訊信號的振 -19- 200820627 幅。電源管理電路1014監視從電源電路1 009提供給運算 電路1006的電源電壓或在運算電路1006中的耗電流，並 且在時脈生成電路1 〇 11中生成用於改變時脈信號的頻率 和占空比的控制信號。 將說明本實施方式的RFID標籤的操作。首先，由 RFID標籤1001接收從讀出器/寫入器發送的包括密文的 接收信號1 020。在接收信號1 020被解調電路1012解調之 後，被代碼抽出電路1 〇 1 8分爲控制指令、密文資料等， 然後被存儲到控制暫存器1 〇 1 7中。這裏，控制指令是用 於指定RFID標籤1001的回應的資料。例如，指定了唯一 ID號碼的發送、操作停止、解碼等。這裏，假設接收到 用於解碼的控制指令。 接下來，在運算電路1006中，CPU 1002根據存儲在 ROM 1 003中的解碼程式來使用密鑰1 024解碼（解碼）密文 ，所述密鑰預先存儲在ROM 1 003中。所解碼的密文（解碼 文）存儲在控制暫存器1017中。此時，將RAM1 004用作 資料存儲區域。此外，CPU 1 002經由 CPUIF 1016訪問 ROM 1 003、RAM 1 004 和控制暫存器 1017。CPUIF 1016 具有根據CPU 1 002所要求的位址生成對於ROM 1 003、 RAM 10 04和控制暫存器1017中任何一個的訪問信號的功 能。 最後，在編碼電路1 〇 1 9中從解碼文生成發送資料 1 023，使用調變電路1013調變所述發送資料1 023，而使 用天線1 007將發送信號1021發送到讀出器/寫入器。 -20- 200820627 此外，在本實施方式中，雖然說明了利用軟體的處理 方式作爲運算方式，換句話說，是其中由CPU和大規模 記憶體構成運算電路且由CPU進行程式的方式，然而， 可以根據目的選擇最合適的運算方式且基於該方式構成運 算電路。例如，作爲運算方式，還可以考慮利用硬體的來 處理運算的方式以及利用硬體和軟體的方式。在利用硬體 的處理方式中，運算電路由專用電路構成即可。在利用硬 體和軟體的方式中，運算電路由專用電路、CPU和記憶體 構成，並且專用電路進行運算處理的一部分，而CPU進 行其它的運算處理的程式即可。 接下來’將參照圖8說明R FID標簾的佈局結構。此 外，在圖8中，相當於圖7的部分使用相同的附圖標記來 表示，因此省略其說明。 在圖8中，FPC焊盤（pad)1107是當將FPC(柔性印刷 電路）貼附到RFID標籤1001上時使用的電極焊盤組，而 天線突起（bump) 1 1 08是用於貼附天線（未圖示）的電極焊盤 。此外，當貼附天線時，有可能對天線突起1 1 0 8施加超 壓。因此，優選不將電晶體等構成電路的部件位於天線突 起1 108之下。 FPC焊盤1 107主要在用於不良分析時有效。在半導 體裝置中，電源電壓是從通訊信號獲得的，所以，例如當 在天線或電源電路中產生缺陷時運算電路完全不操作。從 而，不良分析相當困難。然而，通過從FPC經由FPC焊 盤1 107將電源電壓提供給RFID標籤1001，並且輸入任 -21 - 200820627 意的電信號來代替從天線供給的電信號，可以使運算電路 操作。因此，可以有效地進行不良分析。 再者，配置FPC焊盤1107使得能夠進行利用探測器 的測量，更爲有效。換句話說，在FPC焊盤1107中，當 根據探測器的探針的節距配置電極焊盤時，能夠進行利用 探測器的測量。通過利用探測器，可以在不良分析時減少 用於貼附FPC的操作量。此外，即使在基板上形成多個 RFID標籤的狀態下也可以進行測量，從而也可以減少劃 分成各個RFID標籤的操作量。此外，在大量生產時，可 以在即貼附天線的工序之前進行RFID標籤的品質檢查。 因此，在工序中的較早階段可以篩去有缺陷的次品，從而 可以降低生產成本。 此外，本實施方式可以與本說明書中的其它實施方式 自由組合來進行。 實施方式4 在本實施方式中，將說明構成上述實施方式所示的 RFID標籤等的半導體裝置的元件的製造方法。可以使用 薄膜電晶體作爲構成根據本發明的半導體裝置的各個電路 的元件來製造。在本實施方式中示出一種方法，其中使用 薄膜電晶體來形成構成半導體裝置的電路，並且將電路從 使用於薄膜電晶體的製造的基板轉置到柔性基板上，以製 造具有柔性的半導體裝置。 在本實施方式中，將示出構成反相器等的p通道型 -22- 200820627 TFT(也記爲 “Pch-TFT”）、η 通道型 TFT(也記爲 “Nch-TFT”） 、以及天線作爲構成半導體裝置的電路的典型。下面’將 參照圖9至圖1 1所示的剖視圖來說明半導體裝置的製造 方法。 首先，在基板1 3 0 1的一個表面上中間夾著絕緣膜 1302形成剝離層1303，接著，層疊形成用作基底膜的絕 緣膜1 3 04和半導體膜1 3 05 (例如，包含非晶矽的膜）（參照 圖9A)。此外，絕緣膜1 302、剝離層1 3 03、絕緣膜1304 以及非晶半導體膜1 3 05可以連續地形成。 基板1301是選自玻璃基板、石英基板、金屬基板（例 如不銹鋼基板等）、陶瓷基板、Si基板等的半導體基板等 的基板。除了上述以外，還可以選擇聚對苯二甲酸乙二醇 酯（PET)、聚萘二甲酸乙二醇酯（PEN)、聚醚碾（PES)、丙 烯酸等的基板作爲塑膠基板。此外，在本工序中，將剝離 層1 3 03中間夾著絕緣膜1 3 02設置在基板1301的整個表 面上，但是，根據需要，可以在基板1 3 0 1的整個表面上 設置剝離層之後，採用光刻法來選擇性地設置剝離層13 03 〇 通過CVD法或濺射法等，使用氧化矽、氮化矽、氧 氮化矽（SiOxNy)(x>y>0)、氮氧化矽（31化〇0(1>7>〇)等絕緣 材料來形成絕緣膜1 3 02、1 304。例如，當絕緣膜1 302、 13 04採用雙層結構時，優選形成氮氧化矽膜作爲第一層絕 緣膜並且形成氧氮化矽膜作爲第二層絕緣層。此外，也可 以形成氮化矽膜作爲第一絕緣膜並且形成氧化矽膜作爲第 -23- 200820627 二層絕緣膜。絕緣膜1 3 02起到防止來自基板1 3 0 1的 混入到剝離層1 3 03或在其上形成的元件中的阻擋層 用，而絕緣膜1 3 04起到防止來自基板1 3 0 1、剝離層 的雜質混入到在其上形成的元件中的阻擋層的作用。 ，通過形成用作阻擋層的作用的絕緣膜1 302、1 304， 防止來自基板1301的Na等的鹼金屬和鹼土金屬、以 自剝離層1 3 03的包含在剝離層中的雜質元素給在其 成的元件造成不良影響。此外，使用石英作爲基板 的情況下，可以省略絕緣膜1 3 02、1 304。 作爲剝離層1 3 0 3，可以使用金屬膜、金屬膜和金 化膜的疊層結構等。作爲金屬膜，可以使用由選自傷 、鉬（Mo)、鈦（Ti)、鉅（Ta)、鈮（Nb)、鎳（Ni)、鈷（Co) (Zr)、鋅（Zn)、釕（Ru)、铑（Rh)、鉛（Pd)、餓（Os)、或 (Ir)中的元素或者以上述元素爲主要成分的合金材料 化合物材料構成的膜的單層或者疊層來形成。另外， 通過使用上述材料且採用濺射法或各種CVD法諸如 子體CVD法等形成金屬膜及金屬氧化膜。作爲金屬 金屬氧化膜的疊層結構，在形成上述的金屬膜之後， 進行在氧氣氛中或在N20氣氛中的等離子體處理、在 氛中或在N20氣氛中的加熱處理，以在金屬膜的表面 置該金屬膜的氧化物或者氧氮化物。例如，在通過濺 或CVD法等設置鎢膜作爲金屬膜的情況下，對鎢膜 等離子體處理來可以在鎢膜的表面上形成由氧化鎢而 金屬氧化膜。另外，在此情況下，鎢的氧化物被表 雜質 的作 1303 這樣 可以 及來 上形 130 1 屬氧 KW) 、锆 者銥 或者 可以 等離 膜和 通過 氧氣 上設 射法 進行 成的 示爲 -24- 200820627 WOx，其中X是2至3，存在有X是2的情況（w〇2)、X 是2.5的情況（W205)、X是2.75的情況（WaOh)以及X是 3的情況（W03)等。當形成鎢的氧化物時，對於如上舉出 的X的値沒有特別的限制，優選根據蝕刻速度等確定要形 成哪一種氧化物。另外，還可以例如在形成金屬膜（例如 ，鎢）之後，在通過濺射法在該金屬膜上形成絕緣膜諸如 氧化矽（Si02)等的同時，在金屬膜上可以形成金屬氧化物（ 例如，在鎢上的氧化鎢）。此外，作爲等離子體處理，例 如還可以進行高密度等離子體處理。此外，除了金屬氧化 膜以外，還可以使用金屬氮化物或金屬氧氮化物。在此情 況下，在氮氣氛中或在氮和氧氣氛中對金屬膜進行等離子 體處理或加熱處理，即可。 通過濺射法、LPCVD法、等離子體CVD法等形成 25nm至200nm(優選爲30nm至150nm)厚的非晶半導體膜 1 3 05 ° 接著’對非晶半導體膜1 3 0 5照射雷射光束來進行晶 化。此外’還可以通過將雷射光束的照射和利用RTA或 退火爐的熱結晶法組合的方法、以及將雷射光束的照射和 利用促進晶化的金屬元素的熱結晶法組合的方法等進行非 晶半導體膜1 3 05的晶化。然後，將獲得的結晶半導體膜 鈾刻爲所希望的形狀來形成結晶半導體膜1 3 05 a至1 3 05f ’且覆蓋該結晶半導體膜1 3 〇 5 a至1 3 0 5 f地形成閘絕緣膜 1306(參照圖9B)。 通過採用CVD法、濺射法等，使用氧化矽、氮化矽 -25- 200820627 、氧化氮化矽（SiOxNy)(x>y>0)、氮化氧化矽（SiNxOy) (x>y>〇)等的絕緣材料來形成閘絕緣膜13〇6。例如，在閘 絕緣膜1 3 0 6爲雙層結構的情況下，優選形成氧氮化矽膜 作爲第一層的絕緣膜，而形成氮氧化矽膜作爲第二層的絕 緣膜。此外，也可以形成氧化矽膜作爲第一層的絕緣膜、 而形成氧化矽膜作爲第二層的絕緣膜。 以下5簡要地說明結晶半導體膜1 3 05 a至1 3 05f的製 φ 造工序的一個例子。首先，通過等離子體CVD法形成 5 Onm至6 0 nm厚的非晶半導體膜。接著，在將包含作爲 促進晶化的金屬元素的鎳的溶液保持在非晶半導體膜上之 後，對非晶半導體膜進行脫氫處理（在5 00°C下，一個小時 )和熱晶化處理（在55 Ot：下，四個小時），來形成結晶半導 體膜。然後，照射雷射光束並通過使用光刻法形成結晶半 導體膜1 3 05a至1 3 05 f。此外，也可以只通過照射雷射光 束來使非晶半導體膜晶化，而不進行使用作爲促進晶化的 φ 金屬元素的熱晶化。 作爲使用於晶化的鐳射振盪器，可以使用連續振盪雷 • 射光束（CW雷射光束）或脈衝振盪雷射光束（脈衝雷射光束） . 。此處，作爲雷射光束可以採用由如下的一種或多種雷射 器振盪的雷射光束：氣體雷射器諸如Ar雷射器、Kr雷射 器、受激準分子雷射器等；將在單晶的YAG、YV04、鎂 橄欖石（Mg2Si04)、YA103、GdV04、或者多晶（陶瓷）的 YAG、Y2〇3、YV04、YAl〇3、GdV04 中添力口 Nd、Yb、Cr 、Ti、Ho、Er、Tm、Ta之中的一種或多種作爲摻雜物而 -26- 200820627 獲得的材料用作介質的雷射器；玻璃雷射器；紅寶石雷射 器；變石雷射器；Ti :藍寶石雷射器·，銅蒸氣雷射器；以 及金蒸氣雷射器。通過照射這種雷射光束的基波以及這些 基波的第二次諧波到第四次諧波的雷射光束，可以獲得粒 徑大的結晶。例如，可以使用Nd : YV04雷射器（基波爲 1 064nm)的第二次諧波（532nm)或第三次諧波（3 5 5nm)。此 時，需要大約 0.01 MW/cm2至100MW/cm2(優選爲 0.1 MW/cm2至l〇MW/Cm2)的鐳射能量密度。而且，以大約 10cm/sec至2000cm/sec的掃描速度來進行照射。此外， 將在單晶的 YAG、YV04、鎂橄欖石（Mg2Si04)、YA103、 GdV04、或者多晶（陶瓷）的 YAG、Y203、YV04、YAl〇3、 GdV〇4 中添力口 Nd、Yb、Cr、Ti、Ho、Er、Tm、Ta 之中的 一種或多種作爲摻雜物而獲得的材料用作介質的雷射器、 Ar離子雷射器、或Ti:藍寶石雷射器可以使雷射光束進 行連續振盪’並且，通過進行Q開關操作或模式同步等可 以以10MHz以上的振盪頻率來使雷射光束進行脈衝振盪 。當使用10MHz以上的振盪頻率來使雷射光束振盪時， 在半導體膜被雷射光束熔化到凝固之間對半導體膜照射下 一個脈衝。因此，與使用振盪頻率低的脈衝鐳射的情況不 同，由於固相和液相之間的介面可以在半導體膜中連續地 移動，可以獲得向掃描方向連續生長的晶粒。 另外，也可以通過對半導體膜1305a至1305f進行上 述高密度等離子體處理來使其表面氧化或者氮化，以形成 閘絕緣膜1 3 06。例如，通過將稀有氣體諸如He、Ar、Kr -27- 200820627 或Xe等與氧、氧化氮（否2)、氨、氮或者氫等的混合氣體 引入的等離子體處理來形成閘絕緣膜1 3 06。當通過引入微 波進行在此情況下的等離子體激發時，可以在低電子溫度 下生成高密度等離子體。可以通過使用由高密度等離子體 產生的氧自由基（有時含有OH自由基）或氮自由基（有時含 有NH自由基），使半導體膜的表面氧化或氮化。 通過上述高密度等離子體的處理，厚度爲1 nm至20 nm，典型地爲5 nm至1 0 nm的絕緣膜形成在半導體膜上 。在此情況下的反應爲固相反應。因此，可以使該絕緣膜 和半導體膜之間的介面態密度成爲極低。因爲這種高密度 等離子處理直接使半導體膜（結晶矽、或者多晶矽）氧化（或 者氮化），所以可以將絕緣膜的厚度形成爲在理想上不均 勻性極小的狀態。再者，由於在晶體矽的晶粒介面中也不 會進行強烈的氧化，所以成爲極理想的狀態。換句話說， 通過在此所示的高密度等離子體處理使半導體膜的表面固 相氧化時，可以形成具有良好均勻性且低介面態密度的絕 緣膜，而不會在晶粒介面中引起異常的氧化反應。 作爲閘絕緣膜，可以僅僅使用通過高密度等離子體處 理形成的絕緣膜，也可以通過利用等離子體或者熱反應的 CVD法將氧化矽、氧氮化矽或者氮化矽等的絕緣膜形成在 其上而獲得疊層。在任何情況下，使用高密度等離子體形 成的絕緣膜包括在閘絕緣膜的一部分或全部而成的電晶體 可以減少其特性上的不均勻性。 此外，在照射連續振盪雷射光束或以1 0 MHz以上的 -28- 200820627 頻率振盪的雷射光束的同時向一個方向掃描來晶化的半導 體膜1 3 05 a至1 3 05 f具有其結晶沿著該雷射光束的掃描方 向生長的特徵。通過將該掃描方向與通道長度方向（當通 道形成區域形成時載流子流動的方向）一致地配置電晶體 ，並且組合上述閘絕緣膜時，可以獲得特性差異小且電場 效應遷移率高的薄膜電晶體（TFT)。 其次，在閘絕緣膜1306上層疊形成第一導電膜和第 二導電膜。這裏，第一導電膜通過CVD法或濺射法等以 20 nm至100 nm的厚度來形成。第二導電膜以1〇〇 nm至 400 nm的厚度來形成。採用選自鉅（Ta)、鎢（W)、鈦（Ti) 、鉬（Mo)、鋁（A1)、銅（Cu)、鉻（Cr)、鈮（Nb)等的元素或 者以上述元素爲主要成分的合金材料或化合物材料來形成 第一導電膜和第二導電膜。或者，採用以摻雜了磷等的雜 質元素的多晶矽爲代表的半導體材料來形成第一導電膜和 第二導電膜。作爲第一導電膜和第二導電膜的組合的例子 ，可以舉出氮化钽膜和鎢膜、氮化鎢膜和鎢膜、或者氮化 鉬膜和鉬膜等。由於鎢和氮化鉅具有高耐熱性，因此在形 成第一導電膜和第二導電膜之後，可以進行用於熱啓動的 加熱處理。另外，在不是雙層結構而是三層結構的情況下 ，優選採用由鉬膜、鋁膜和鉬膜組成的疊層結構。 其次，利用光刻法形成由抗蝕劑構成的掩模，並且進 行鈾刻處理以形成閘電極和閘線，從而在半導體膜1 3 05 a 至1305f的上方形成閘電極1307。這裏，示出採用第一導 電膜1307a和弟—*導電膜1307b的疊層結構作爲闊電極 -29- 200820627 1 3 0 7的例子。 接著’通過將閘電極1 3 07用作掩模並採用離子摻雜 法或離子注入法，將賦予η型的雜質元素以低濃度來添加 到半導體膜1 3 05 a至1 3 05 f中。然後，通過光刻法來選擇 性地形成由抗飩劑構成的掩模，並且以高濃度來添加賦予 P型的雜貝兀素。作爲顯不n型的雜質元素，可以使用磷 (P)、砷（As)等。作爲顯示p型的雜質元素，可以使用硼 φ (B)、鋁（A1)、鎵（Ga)等。這裏，使用磷（P)作爲賦予η型 的雜質元素並將磷選擇性地引入到半導體膜1 3 0 5 a至 13 05f中來形成顯示n型的雜質區域13〇8，並且使雜質區 域13 0 8包含lxl〇15/cm3至lxl〇19/cm3的濃度的磷。此外 ’使用硼（B)作爲賦予p型的雜質元素並將硼選擇性地引 入到半導體膜1305c、1305e中來形成顯示p型的雜質區 域1 3 09，並且使雜質區域13〇9包含 lxl〇19/cm3至 lxl02()/Cm3的濃度的硼。 φ 接著’覆蓋閘絕緣膜1 3 06和閘極1 3 07地形成絕緣膜 。通過等離子體CVD法或濺射法等採用含有無機材料諸 - 如矽、矽的氧化物或矽的氮化物的膜、或者含有有機材料 ^ 諸如有機樹脂等的膜的單層或疊層來形成絕緣膜。其次， 採用以垂直方向爲主體的各向異性蝕刻對絕緣膜進行選擇 性的鈾刻來形成與閘極1 3 07的側面接觸的絕緣膜丨3〗〇(也 稱爲側壁）。絕緣膜1310被用作當形成LDD(輕摻雜漏）區 域時的摻雜用的掩模。 接著’使用通過光刻法形成的由抗蝕劑構成的掩模和 •30- 200820627 用作掩模的閘極1 3 0 7以及絕緣膜1 3 1 0，將賦予η型的雜 質兀素以局濃度來添加到半導體膜1305a、1305b、1305d 、1305f中，從而形成顯示n型的雜質區域13n。這裏， 使用磷（Ρ)作爲賦予η型的雜質元素並選擇性地引入到半 導體膜1305a、 1305b、 1305d、 1305f中來形成顯示比雜 質區域1308高的η型濃度的雜質區域1311，並且使雜質 區域13 1 1包含 1 X l〇15/cm3至1 X l〇19/cm3的濃度的磷。 通過上述工序，形成了 η通道型薄膜電晶體1 300a、 1 300b、1 3 00d、1 3 00f、ρ 通道型薄膜電晶體 1 3 00c、 1300e(參照圖 9D)。 在η通道型薄膜電晶體1300a中，在重疊於閘電極 1307的半導體膜1305a的區域中形成有通道形成區域，在 不重疊於閘電極1307及絕緣膜1310的區域中形成有形成 源區域或漏區域的雜質區域1 3 1 1，並且在重疊於絕緣膜 1 3 1 0並位於通道形成區域和雜質區域之間的區域中形成有 低濃度雜質區域（LDD區域）。此外，在η通道型薄膜電晶 體1 3 00b、1 3 00d、1 300f中同樣地形成有通道形成區域、 低濃度雜質區域以及雜質區域1 3 1 1。 在P通道型薄膜電晶體1300c中，在重疊於閘電極 1307的半導體膜1305c的區域中形成有通道形成區域，而 在不重疊於閘電極1 3 07的區域中形成有形成源區域或漏 區域的雜質區域13 09。此外，在ρ通道型薄膜電晶體 1 3 00e中也同樣地形成有通道形成區域以及雜質區域1309 。此外，雖然這裏在P通道型薄膜電晶體1 3 00c、1 300e 200820627 中不設置LDD區域，但是可以將LDD區域設置在p通道 型薄膜電晶體中，也可以不將LDD區域設置在η通道型 薄膜電晶體中。 接著，覆蓋半導體膜13〇5&至1305£、閘電極130 7等 地形成單層或疊層的絕緣膜，並且在該絕緣膜上形成與構 成薄膜電晶體1300a至1 3 00f的源區域或漏區域的雜質區 域1 3 09、1311電連接的導電膜1313(參照圖10A)。通過 φ CVD法、濺射法、SOG法、液滴噴射法或絲網印刷法等， 使用無機材料如矽的氧化物及矽的氮化物等、有機材料如 聚醯亞胺、聚醯胺、苯並環丁烯、丙烯酸、及環氧等、以 及矽氧院材料等，形成單層或疊層的絕緣膜。這裏，以雙 層來設置該絕緣膜，使用氮氧化矽膜作爲第一層的絕緣膜 1 3 1 2 a，而使用氧氮化矽膜作爲第二層的絕緣膜〗3 1 2 b。此 外，導電膜1 3 1 3能夠形成薄膜電晶體〗3 〇 〇 a至1 3 0 0 f的 源電極或漏電極。 φ 此外’在形成絕緣膜1 3 1 2 a、1 3 1 2 b之前或者在形成 絕緣膜1312a、1312b之中的一個或多個薄膜之後，優選 * 進行以半導體膜的結晶性的恢復、添加到半導體膜中的雜 - 質元素的啓動、以及半導體膜的氫化爲目的的加熱處理。 優選適用熱退火法、鐳射退火法或RTA法等來進行加熱 處理。 通過CVD法或濺射法等，使用選自鋁（A1)、鎢（w)、 鈦（Ti)、鉅（Ta)、鉬（Mo)、鎳（Ni)、鉑（pt)、銅（Cu)、金 (Au)、銀（Ag)、猛（Μη)、鈸（Nd)、碳（c)、砂（Si)中的元素 -32- 200820627 、以上述元素爲主要成分的合金材料或化合物材 或疊層來形成導電膜1313。以鋁作爲主要成分的 相當於，例如以鋁作爲主要成分且還含有鎳的材 以鋁作爲主要成分且還含有鎳及碳和矽中的一方 合金材料。作爲導電膜1 3 1 3，優選使用例如由阻 砂（A1 - S i)膜和阻擋膜組成的疊層結構，或者由阻 矽（Al-Si)膜、氮化鈦膜和阻擋膜組成的疊層結構 ^ 阻擋膜相當於由鈦、欽的氮化物、鉬或者鉬的氮 的薄膜。因爲鋁和鋁矽具有低電阻且其價格低， 用於形成導電膜1 3 1 3的材料最合適。此外，通 層和下層的阻擋層，可以防止鋁或鋁矽的小丘的 外’當形成由高還原性的元素的鈦構成的阻擋膜 在結晶半導體膜上形成有薄的自然氧化膜，也可 然氧化膜還原，並獲得與結晶半導體膜的良好接# 接著，覆蓋導電膜1 3 1 3地形成絕緣膜1 3 1 4 • 該絕緣膜1314上形成與構成薄膜電晶體1300a、 源電極或漏電極的導電膜1 3 1 3分別電連接的導電 ‘ 和1315b。此外，形成與構成薄膜電晶體1 3 00b • 或漏電極的導電膜1 3 1 3電連接的導電膜1 3 1 6。 以使用相同的材料來同時形成導電膜 1 3 1 5 a、1 3 1 3 1 6。可以使用在形成上述導電膜丨3 1 3時所示 料來形成導電膜1315a、1315b以及1316。 接著’與導電膜1 3 1 6電連接地形成用作天 膜1317(參照圖10B)。 料的單層 合金材料 料，或者 或雙方的 擋膜、鋁 擋膜、銘 。此外， 化物組成 所以作爲 過設置上 產生。此 時，即使 以使該自 獨。 ，並且在 1300f 的 :膜 1315a 的源電極 此外，可 1 5 b以及 的任何材 線的導電 -33 - 200820627 可以使用C V D法或灑射法等並使用由如下材料構成 的單層或疊層結構來設置絕緣膜1314:具有氧或氮的絕緣 月旲如氧化矽（Si〇x)膜、氮化矽（SiNx)膜、氧氮化矽 (SiOxNy)(x>y)膜、氮氧化矽（siNx〇y)(x>y)膜等；dlC(類 金剛石碳）等包含碳的膜；有機材料如環氧、聚醯亞胺、 聚醯胺、聚乙烯苯酚、苯並環丁烯、丙烯酸等；或者矽氧 院材料如矽氧烷樹脂等。此外，矽氧烷材料相當於包含 si-o-si鍵的材料。矽氧烷的骨架結構由矽（si)和氧（〇)的 鍵而構成。作爲取代基，使用至少包含氫的有機基（例如 院基、芳烴）。作爲取代基，也可以使用氟基。此外，作 爲取代基’還可以使用至少包含氫的有機基和氟基。 通過CVD法、濺射法、印刷法諸如絲網印刷或凹版 印刷等、液滴噴射法、分配器法、電鍍法等並使用導電材 料來形成導電膜1317。導電材料由選自鋁（A1)、鈦（Ti)、 銀（Ag)、銅（Cu)、金（Au)、鉑（Pt)、鎳（Ni)、鈀（Pd)、鉅 (Ta)或鉬（Mo)中的元素、以上述元素爲主要成分的合金材 料或者化合物材料的單層結構或疊層結構來形成。 例如’在通過絲網印刷法形成用作天線的導電膜1 3 i 7 白勺情況下’可以通過選擇性地印刷導電膏來設置該導電膜 ’該導電膏將粒徑爲幾nm至幾十μιη的導電物粒子溶解 或分散於有機樹脂中。作爲導電物粒子，可以使用銀（Ag) 、金（Au)、銅（Cu)、鎳（Ni)、鉬（Pt)、鈀（Pd)、鉅（Ta)、鉬 (Mo)和鈦（Ti)等中的一種或多種的金屬粒子、鹵化銀的微 辛立或者具有分散性的納米粒子。此外，作爲包含在導電膏 -34- 200820627 中的有機樹脂’可以使用選自用作金屬粒子的粘合劑、溶 劑、分散劑、及塗敷劑的有機樹脂的一種或多種。典型地 ’可以舉出環氧樹脂、聚砍氧烷樹脂等的有機樹脂。此外 ，當形成導電膜時，優選在擠出導電膏之後進行焙燒。例 如’在使用以銀爲主要成分的微粒（例如粒徑爲1 n m以上 至100nm以下）作爲導電膏材料的情況下，可以通過在 150°C至300°C的溫度下焙燒導電膏材料且使導電膏材料硬 化而獲得導電膜。另外，也可以使用以焊料或無鉛焊料爲 主要成分的微粒，在此情況下，優選使用粒徑爲20μηι以 下的微粒。焊料或無鉛焊料具有成本低的優點。 此外，導電膜1315a、1315b能夠起到在後面的工序 中與本發明的半導體裝置所包括的電池電連接的佈線的作 用。另外，在形成用作天線的導電膜1 3 1 7時，與導電膜 1315a、13 15b電連接地另外形成導電膜，並且利用該導電 膜作爲連接到電池的佈線。 接著，在覆蓋導電膜1 3 1 7地形成絕緣膜1 3 1 8之後， 將包括薄膜電晶體1 300a至1 3 00f、導電膜1317等的層（ 下麵，記爲“元件形成層13 19”）從基板1301剝離。這裏， 可以通過在照射雷射光束（例如UV光）以在避開薄膜電晶 體1 3 00a至1 3 00f的區域中形成開口部之後（圖10C)，利 用物理力量將元件形成層1 3 1 9從基板1 3 0 1剝離。此外， 也可以在將元件形成層1 3 1 9從基板1 3 0 1剝離之前，將鈾 刻劑引入到形成了的開口部中來選擇性地除去剝離層13〇3 。作爲飩刻劑，使用含氟化鹵素或鹵間化合物的氣體或液 -35- 200820627 體。例如’使用三氟化氯（C1F3)作爲含氟化鹵素的氣體。 於是，元件形成層1 3 1 9處於從基板1 3 ο 1被剝離的狀態。 此外，剝離層1303可以被部分地留下，而不被完全除去 。通過留下剝離層1 3 0 3的一部分，可以減少飩刻劑的消 耗且縮短爲除去剝離層花費的處理時間。另外，在除去剝 離層1303之後也可以在基板1301上保持著元件形成層 1 3 1 9。此外，可以通過再次利用元件形成層丨3〗9被除去 φ 了的基板1 3 0 1，以縮減成本。 可以使用CVD法或濺射法等並使用由如下材料構成 的單層或疊層結構來設置絕緣膜1 3 1 8 :具有氧或氮的絕緣 膜如氧化矽（SiOx)膜' 氮化矽（SiNx)膜、氧氮化矽 (SiOxNy)(x>y)膜、氮氧化矽（SiNxOy)(x>y)膜等；DLC(類 金剛石碳）等包含碳的膜；有機材料如環氧、聚醯亞胺、 聚醯胺、聚乙烯苯酚、苯並環丁烯、丙烯酸等；或者矽氧 烷材料如矽氧烷樹脂等。 φ 在本實施方式中，在通過激光束的照射來將開口部形 成在元件形成層1319中之後，將第一薄板材13 2〇料貼合 " 到該元件形成層1 3 1 9的一方表面（絕緣膜1 3 1 8露出了的 • 表面）上。然後，將元件形成層1 3 1 9從基板1 3 0 1剝離（圖 1 1 A) 〇 接著，在將第二薄板材料1 32 1設置到元件形成層 13 19的另一方表面（因剝離而露出了的表面）上之後，通過 進行加熱處理、加壓處理的一方或雙方來貼合第二薄板材 料1321(參照圖11B)。可以使用熱熔薄膜等作爲第一薄板 -36- 200820627 材料1 320、第二薄板材料1321。 此外’作爲第一薄板材料1 3 2 〇、第二薄板材料〗3 2 j ’也可以使用施加了用於防止產生靜電等的抗靜電處理的 薄膜（以下記爲抗靜電薄膜）。作爲抗靜電薄膜，可以舉出 將抗靜電材料分散在樹脂中了的薄膜、以及貼有抗靜電材 . 料的薄膜等。設置有抗靜電材料的薄膜既可以是一個面設 置有抗靜電材料的薄膜，又可以是兩個面都設置有抗靜電 φ 材料的溥膜。再者，作爲在其一個面上設置有抗靜電材料 的薄膜’既可以使設置有抗靜電材料的面成爲薄膜的內側 地將該薄膜與層貼在一起，又可以使設置有抗靜電材料的 面成爲薄膜的外側地將該薄膜與層貼在一起。此外，抗靜 電材料設置在薄膜的整個面或部分面上，即可。作爲這裏 的抗Rf電材料，可以使用金屬、銦和錫的氧化物（IT〇)、 以及介面活性劑諸如兩性介面活性劑 '陽離子介面活性劑 、非離子型介面活性劑等。另外，作爲抗靜電材料，還可 • 以使用包含在其側鏈上具有羧基和季銨域的交聯共聚物高 分子的樹脂材料等。可以通過將這些材料貼附到薄膜上、 _ 將這些材料混合在薄膜中、將這些材料塗敷在薄膜上而獲 ， 得抗靜電薄膜。通過使用抗靜電薄膜來封止，當將半導體 裝置作爲產品來使用時，可以抑制外部靜電等給半導體元 件帶來的負面影響。 此外’本竇施方式可以與本說明書中的其它實施方式 自由組合來進行。 -37- 200820627 實施方式5 在本實施方式中，將說明與上述實施方式不同的半導 體裝置的製造方法。本發明的電晶體可以由上述實施方式 所說明的絕緣基板上的薄膜電晶體而構成，還可以由使用 單晶基板的MO S電晶體而構成。 在本實施方式中，將示出構成反相器等的P通道型 TFT(也記爲“Pch-TFT”）以及 η通道型 TFT(也記爲“Nch-TFT”）作爲構成半導體裝置的電路的典型。下面，將參照 圖1 2至圖1 4所示的剖視圖來說明半導體裝置的製造方法 〇 首先，在半導體基板23 00上形成分離元件的區域 2304、23 06(下面，也記爲區域23 04、23 06)(參照圖12A) 。設置在半導體基板2300的區域2304、23 06分別被絕緣 膜2302(也稱爲場氧化膜）分開。此外，這裏示出一種例子 ，其中使用具有η型的導電型的單晶Si基板作爲半導體 基板2300，並且將p井2307設置在半導體基板2300的區 域2306中。 此外，基板2300只要是半導體基板，就沒有特別的 限制。例如，可以使用如下基板：具有η型或p型的導電 型的單晶Si基板；化合物半導體基板（GaAs基板、InP基 板、GaN基板、SiC基板、紅寶石基板、ZnSe基板等）； 通過採用貼合法或SIMOX(注入氧隔離）法來形成的SOI(絕 緣膜上矽片）基板等。 元件分離區域2304、2306可以適當地採用選擇氧化 -38- 200820627 法（LOCOS(矽局部氧化）法）或深溝分離法等。 此外，可以通過將具有p型的導電型的雜質元素選擇 性地引入到半導體基板2300來將p井形成在半導體基板 2300的區域2306中。作爲顯示p型的雜質元素，可以使 用硼（B)、鋁（A1)、鎵（Ga)等。 此外，由於在本實施方式中使用具有η型的導電型的 半導體基板作爲半導體基板2300，因此對區域2304中不 φ 進行雜質元素的引入。但是也可以通過引入顯示η型的雜 質元素來將η井形成在區域2 3 04中。可以使用磷（Ρ)或砷 (As)等作爲顯示η型雜質元素。另外，在使用具有ρ型的 導電型的半導體基板的情況下，可以採用如下結構，即將 顯示η型的雜質元素引入到區域2304中來形成η井，並 且對區域2306不進行雜質元素的引入。 接著，覆蓋區域23 04、23 06地分別形成絕緣膜23 3 2 、2334(參照圖 12Β)。 • 例如，通過進行熱處理來使設置在半導體基板23 00 上的區域2304、23 06的表面氧化，可以使用氧化矽膜形 ' 成絕緣膜23 3 2、2334。此外，在採用熱氧化法形成氧化矽 ， 膜之後，也可以通過進行氮化處理來使氧化矽膜的表面氮 化，採用氧化矽膜和包括氧和氮的膜（氧氮化矽膜）的疊層 結構來形成絕緣膜2332、2334。 另外，如上所述那樣，也可以採用等離子體處理來形 成絕緣膜23 32、2334。例如，可以通過對設置在半導體基 板2300上的區域2304、2306的表面進行採用等離子體處 -39 - 200820627 理的氧化處理或氮化處理，形成氧化矽（SiOx)膜或氮化矽 (SiNx)膜作爲絕緣膜2332、23 34。此外，也可以在通過高 密度等離子體處理對區域2304、2306的表面進行氧化處 理之後，通過再次的高密度等離子體處理進行氮化處理。 在這種情況下，絕緣膜2332、2334是層疊有氧化矽膜、 氧氮化矽膜的膜，其中接觸區域23 04、23 06的表面地形 成氧化矽膜，在該氧化矽膜上形成氧氮化矽膜。此外，可 以在通過熱氧化法將氧化矽膜形成在區域2304、2306的 表面上之後，通過高密度等離子體處理進行氧化處理或氮 化處理。 、 此外，形成在半導體基板2300的區域2304、2306中 的絕緣膜23 32、23 34在後面完成的電晶體中起到閘絕緣 膜的作用。 接下來，覆蓋形成在區域2304、2306的上方的絕緣 膜23 32、23 34地形成導電膜（參照圖12C)。這裏，示出按 順序層疊形成導電膜2 3 3 6和2 3 3 8 作爲導電膜的例子。當然，導電膜可以採用單層或三 層以上的疊層結構來形成。 採用選自鉅（Ta)、鎢（W)、鈦（Ti)、鉬（Mo)、鋁（A1)、 銅（Cu)、鉻（Cr)、鈮（Nb)等的元素或者以上述元素爲主要 成分的合金材料或化合物材料來形成導電膜2336、2338。 此外’可以使用使上述元素氮化的金屬氮化膜來形成。另 外’可以使用以摻雜了磷等的雜質元素的多晶矽爲代表的 半導體材料來形成。 40- 200820627 這裏，使用氮化鉅形成導電膜2336且在其上使用鎢 形成導電膜23 3 8來設置疊層結構的導電膜。另外，可以 使用選自氮化鎢、氮化鉬或氮化鈦的單層或疊層膜作爲導 電膜233 6，而可以使用選自鉅、鉬、鈦的單層或疊層膜作 爲導電膜23 3 8。 接著，通過對層疊而設置了的導電膜2336、2338選 擇性地進行飩刻來除去，將導電膜23 3 6、23 3 8留在區域 φ 2304、23 06上方的一部分，並且分別形成閘電極2340、 2342(參照圖 13A)。 接著，選擇性地形成抗鈾劑掩模2 3 4 8以覆蓋區域 2304，並且通過使用該抗蝕劑掩模2348、閘電極2342作 爲掩模來將雜質元素引入到區域2306中，形成雜質區域（ 參照圖13B)。作爲雜質元素，使用賦予n型的雜質元素或 賦予Ρ型的雜質元素。可以使用磷（Ρ)、砷（As)等作爲顯示 η型的雜質元素。可以使用硼（B)、鋁（A1)、鎵（Ga)等作爲 φ 顯示P型的雜質元素。這裏使用磷（P)作爲雜質元素。 在圖13B中’通過引入雜質兀素，在區域2 3 06中形 - 成構成源區域或漏區域的雜質區域23 52和通道形成區域 ^ 2350 〇 接著，選擇性地形成抗蝕劑掩模2 3 6 6以覆蓋區域 2306，並且通過使用該抗蝕劑掩模23 66、閘電極2340作 爲掩模來將雜質兀素引入到區域2304中，形成雜暂區纟戎< 參照圖13C)。作爲雜質元素，使用賦予^型的雜質元素或 賦予ρ型的雜質元素。可以使用磷（Ρ)、砷（As)等作爲顯示 -41 - 200820627 η型的雜質元素。可以使用硼（B)、鋁（Al)、鎵（Ga)等作爲 顯示P型的雜質元素。這裏，引入具有與在圖13B中引入 到區域2306中的雜質元素不同的導電型的雜質元素（例如 ，硼（B ))。其結果，在區域2 3 0 4中形成構成源區域或漏區 域的雜質區域2370和通道形成區域2368。 接著，覆蓋絕緣膜2332、2334、閘電極2340、2342 地形成第二絕緣膜2372，並且在該第二絕緣膜23 72上形 成與形成在區域2304、2306中的雜質區域2352、2370電 連接的佈線2 3 7 4。 可以使用C V D法或濺射法等並使用由如下材料構成 的單層或疊層結構來設置第二絕緣膜23 72 :具有氧或氮的 絕緣膜如氧化矽（Si〇x)膜、氮化矽（SiNx)膜、氧氮化矽 (SiOxNy)(x>y)膜、氮氧化矽（SiNx〇y)(x>y)膜等；DLC(類 金剛石碳）等的包含碳的膜；有機材料如環氧、聚醯亞胺 、聚醯胺、聚乙烯苯酚、苯並環丁烯、丙烯酸等；或者砂 氧院材料如砂氧院樹脂等。此外，砍氧院材料相當於包含 S 1 - 0 - S 1鍵的材料。矽氧烷的骨架結構由矽（s i)和氧（〇 )的 鍵而構成。作爲取代基，使用至少包含氫的有機基（例如 院基、芳烴）。作爲取代基，也可以使用氟基。此外，作 爲取代基’也可以使用至少包含氫的有機基和氟基。 通過CVD法或濺射法等，使用選自鋁（A1)、鎢（w)、 鈦（Ti)、鉅（Ta)、鉬（Mo)、鎳（Ni)、鉑（pt)、銅（Cu)、金 (Au)、銀（Ag)、錳（Mn)、銨（Nd)、碳（c)、矽（Si)的元素、 或者以上述元素爲主要成分的合金材料或化合物材料的單 -42- 200820627 層或疊層來形成佈線23 74。以鋁作爲主要成分的合金材料 相當於，例如以鋁作爲主要成分且還含有鎳的材料，或者 以鋁作爲主要成分且還含有鎳和碳和矽的一方或雙方的合 金材料。作爲佈線2374，例如可以使用由阻擋膜、鋁矽 (Al-Si)膜和阻擋膜組成的疊層結構，或者由阻擋膜、鋁矽 (Al-Si)膜、氮化鈦膜和阻擋膜組成的疊層結構。此外，阻 擋膜相當於由鈦、鈦的氮化物、鉬或者鉬的氮化物組成的 薄膜。因爲鋁和鋁矽具有低電阻且其價格低，所以作爲用 於形成佈線23 74的材料最合適。此外，通過設置上層和 下層的阻擋層，可以防止鋁或鋁矽的小丘的產生。此外， 當形成由高還原性的元素的鈦構成的阻擋膜時，即使在結 晶半導體膜上形成有薄的自然氧化膜，也可以使該自然氧 化膜還原，並獲得與結晶半導體膜的良好接觸。 此外，這裏附記構成本發明的半導體裝置的電晶體的 結構不局限於附圖所示的結構。例如，會採用反交錯結構 、鰭式FET結構等的電晶體結構。因爲可以通過採用鰭式 FET結構來抑制電晶體尺寸的微細化所引起的短通道效應 ，所以很優選。 此外’本實施方式可以與本說明書中的其它實施方式 自由組合來進行。 實施方式6 在本實施方式中，將說明與上述實施方式不同的半導 體裝置的製造方法。本發明的電晶體也可以由採用與上述 -43- 200820627 實施方式所說明的使用單晶基板的MOS電晶體不同的製 造方法來提供的MOS電晶體而構成。 在本實施方式中，示出構成反相器等的p通道型 TFT(也記爲“Pch-TFT”）以及η通道型TFT(也記爲“Nch· TFT”）作爲構成半導體裝置的電路的典型。下面，將參照 圖1 5至圖1 8所圖示的剖視圖來說明半導體裝置的製造方 法。 首先，在基板2600上形成絕緣膜。這裏，使用具有n 型的導電型的單晶Si作爲基板2600，並且在該基板2600 上形成絕緣膜2602和絕緣膜2604(參照圖15A)。例如， 通過對基板2600進行熱處理來形成氧化矽（SiOx)膜作爲絕 緣膜26 02，並且在該絕緣膜2602上採用CVD法來形成氮 化矽（SiNx)膜。 此外，基板2600只要是半導體基板，就沒有特別的 限制。例如，可以使用如下基板：具有η型或p型的導電 型的單晶Si基板；化合物半導體基板（GaAs基板、InP基 板、GaN基板、SiC基板、紅寶石基板、ZnSe基板等）； 通過採用貼合法或SIMOX(注入氧隔離）法來形成的SOI(絕 緣膜上矽片）基板等。 此外，可以在形成絕緣膜2602之後採用高密度等離 子體處理來使該絕緣膜2602氮化，以提供絕緣膜2604。 此外，設置在基板2600上的絕緣膜可以採用單層或三層 以上的疊層結構。 接著，在絕緣膜2604上選擇性地形成抗鈾劑掩模 -44- 200820627 2606的圖案，然後通過使用該抗蝕劑掩模2606作爲掩模 來選擇性地進行鈾刻，在基板2 600中選擇性地形成凹部 260 8 (參照圖15B)。可以通過利用等離子體的幹蝕刻對基 板2 6 0 0、絕緣膜2 6 0 2、2 6 0 4進行鈾刻。 接著，在除去抗鈾劑掩模2606的圖案之後，塡充在 基板2600中形成了的凹部2608地形成絕緣膜2610(參照 圖 1 5C)。 採用CVD法或濺設法等並使用氧化矽、氮化矽、氧 氮化矽（SiOxNy)(x>y>0)、氮氧化矽（SiNxOy)(x>y>0)等的絕 緣材料來形成絕緣膜26 1 0。這裏，通過常壓CVD法或減 壓CVD法，使用TEOS(正矽酸乙酯）氣體來形成氧化矽膜 作爲絕緣膜2610。 接著，通過磨削處理、拋光處理或CMP(化學機械拋 光）處理，使基板2600的表面露出。這裏，通過使基板 2600的表面露出，形成在基板2600的凹部2608中的絕緣 膜2611之間提供區域2612、2613。此外，絕緣膜2611是 通過形成在基板2 6 0 0的表面上的絕緣膜2 6 1 0採用磨削處 理、拋光處理或CMP處理除去而獲得的絕緣膜。接下來 ，通過選擇性地引入具有P型的導電型的雜質元素，在基 板2600的區域2613中形成p井2615(參照圖16A)。 可以使用硼（B)、鋁（A1)、鎵（Ga)等作爲顯示p型的雜 質元素。這裏，作爲雜質元素，將硼（B)引入到區域2613 中〇 此外，在本實施方式中，由於使用具有η型的導電型 -45- 200820627 的半導體基板作爲基板2600，所以對區域2612不進行雜 質元素的引入。但是，可以通過引入顯示η型的雜質元素 來將η井形成在區域2612中。作爲顯示η型的雜質元素 ，可以使用磷（Ρ)、砷（As)等。 另一方面，在使用具有P型的導電型的半導體基板的 情況下，也可以採用如下結構：對區域2612引入顯示η 型的雜質元素來形成η井，而不將雜質元素引入到區域 2613 中。 接著，在基板2600的區域2612、2613的表面上分別 形成絕緣膜2632、23 34(參照圖16Β)。 例如通過進行熱處理來使設置在半導體基板2600中 的區域2612、2613的表面氧化，可以使用氧化矽膜形成 絕緣膜2632、2634。此外，在採用熱氧化法形成氧化矽膜 之後，也可以通過採用氮化處理使氧化矽膜的表面氮化， 以氧化矽膜和具有氧及氮的膜（氧氮化矽膜）的疊層來形成 絕緣膜 2 6 3 2、2 6 3 4。 另外，如上述那樣，可以採用等離子體處理形成絕緣 膜263 2、2634。例如，可以通過採用高密度等離子體處理 對使設置在基板2600中的區域2612、2613的表面進行氧 化處理或氮化處理，使用氧化矽（SiOx)膜或氮化矽（SiNx) 膜來形成絕緣膜2632、2634。此外，在採用高密度等離子 體處理對區域2612、2613的表面進行氧化處理之後，也 可以通過再次的高密度等離子體處理來進行氮化處理。這 裏情況下，接觸區域2 6 1 2、2 6 1 3的表面地形成氧化矽膜 -46- 200820627 ，並且該氧化矽膜上形成氧氮化矽膜，從而絕緣膜2632、 2 6 3 4成爲層疊了氧化矽膜和氧氮化矽膜的膜。此外，在通 過熱氧化法在區域26 12、2613的表面上形成氧化矽膜之 後，也可以通過高密度等離子體處理進行氧化處理或氮化 處理。 此外，形成在基板2600的區域2612、2613中的絕緣 膜2 63 2、2634起到後面完成的電晶體中的閘絕緣膜的作 用。 接著，覆蓋形成在設置在基板2600的區域2612、 2613中的上方的絕緣膜2632、2634地形成導電膜（參照圖 16C)。這裏，示出按順序層疊形成導電膜263 6和導電膜 2 63 8作爲導電膜的例子。當然，也可以採用單層或三層以 上的疊層結構來形成導電膜。 可以採用選自鉬（Ta)、鎢（W)、鈦（Ti)、鉬（Mo)、鋁 (A1)、銅（Cu)、鉻（Cr)、鈮（Nb)等的元素、或者以上述元 素爲主要成分的合金材料或化合物材料來形成導電膜2 6 36 、263 8。此外，也可以採用使上述元素氮化了的金屬氮化 膜來形成。另外，還可以採用以摻雜了磷等的雜質元素的 多晶矽爲典型的半導體材料來形成。 這裏，使用氮化鉅形成導電膜263 6且其上使用鎢形 成導電膜263 8來提供疊層結構的導電層。另外，可以使 用選自氮化鉅膜、氮化鎢膜、氮化鉬膜或氮化鈦膜的單層 或疊層膜作爲導電膜2636，而可以使用選自鎢膜、钽膜、 鉬膜、鈦膜的單層或疊層膜。 -47 - 200820627 接著，通過對層疊而提供了的導電膜2 6 3 6、2 6 3 8選 擇性地進行飩刻來除去，將導電膜2636、263 8留在基板 2600的區域2612、2613上方的一部分，並且形成分別起 到閘電極的作用的導電膜2640、2642(參照圖17A)。此外 ，這裏使在基板2600上的不重疊於導電膜2640、2642的 區域2612、2613的表面露出。 具體而言，在基板2600的區域2612中’選擇性地除 去形成在導電膜2640下方的絕緣膜2632的不重疊於該導 電膜2640的部分，以形成爲導電膜2640和絕緣膜2632 的端部大致一致。此外，在基板2600的區域2613中，選 擇性地除去形成在導電膜2642下方的絕緣膜2634的不重 疊於該導電膜2642的部分，以形成爲導電膜2642和絕緣 膜2634的端部大致一致。 在此情況下，既可以在形成導電膜2640、2642的同 時除去不重疊的部分的絕緣膜等，又可以在形成導電膜 2640、2642之後將留下了的抗飩劑掩模或該導電膜2640 、2 6 4 2用作掩模來除去不重疊的部分的絕緣膜等。 接著，將雜質元素選擇性地引入到基板2600的區域 2612、2613中（圖1 7B)。這裏，將導電膜2 642用作掩模 對區域2613中選擇性地引入賦予η型的低濃度的雜質元 素，而將導電膜2640用作掩模對區域2612中選擇性地引 入賦予Ρ型的低濃度的雜質元素。作爲賦予η型的雜質元 素，可以使用磷（Ρ)、砷（As)等。作爲賦予Ρ型的雜質元素 ，可以使用硼（B)、鋁（A1)、鎵（Ga)等。 -48- 200820627 接著，形成與導電膜2640、2642的側面接觸的側壁 26 54。具體而言，通過等離子體CVD法或濺射法等，使 用包含無機材料如矽、矽的氧化物、或矽的氮化物，或者 包含有機材料如有機樹脂等的單層或疊層來形成側壁2 6 5 4 。而且，通過以垂直方向爲主體的各向異性蝕刻來對該絕 緣膜選擇性地進行蝕刻，從而可以與導電膜2640、2642 的側面接觸地形成該絕緣膜。此外，使用側壁2654作爲 在形成LDD(輕摻雜漏極）區域時的摻雜用掩模。此外，這 裏側壁2654形成爲與形成在導電膜2640、2642的下方的 絕緣膜的側面也接觸。 接著，通過使用該側壁2654、導電膜2640、2642作 爲掩模來將雜質元素引入到基板2600的區域2612、2613 中，形成用作源區域或漏區域的雜質區域（參照圖17C)。 這裏，使用側壁2654和導電膜2642作爲掩模來將賦予高 濃度的η型的雜質元素引入到基板2600的區域2613中， 而使用側壁2654和導電膜2640作爲掩模來將賦予高濃度 的Ρ型的雜質元素引入到區域2612中。 其結果，在基板2 6 0 0的區域2 6 1 2中，形成構成源區 域或漏區域的雜質區域26 5 8、構成LDD區域的低濃度雜 質區域 2660、以及通道形成區域 2656。此外，在基板 2600的區域2613中，形成構成源區域或漏區域的雜質區 域2664、構成1^00區域的低濃度雜質區域2666、以及通 道形成區域2662。 此外，在本實施方式中，在使不重疊於導電膜2 6 4 0、 -49- 200820627 2 642的基板2600的區域2612、2613露出了的狀態下進行 雜質元素的引入。因此，可以分別形成在基板2600的區 域2612、2613中的通道形成區域265 6、2662與導電膜 2640、2642以自對準的方式形成。 接著，覆蓋設置在基板2600的區域2612、2613上的 絕緣膜及導電膜等地形成第二絕緣膜2677，並且該第二絕 緣膜2677中形成開口部2678(參照圖1 8A)。 可以使用CVD法或濺射法等並使用由如下材料構成 的單層或疊層結構來提供第二絕緣膜2677 :具有氧或氮的 絕緣膜如氧化矽（SiOx)膜、氮化矽（siNx)膜、氧氮化矽 (SiOxNy)(x>y)膜、氮氧化矽（SiNx〇y)(x>y)膜等；DLC(類 金剛石碳）等的包含碳的膜；有機材料如環氧、聚醯亞胺 、聚醯胺、聚乙烯苯酚、苯並環丁烯、丙烯酸等；或者矽 氧烷材料如矽氧烷樹脂等。此外，矽氧烷材料相當於包含 Si-O-Si鍵的材料。矽氧烷的骨架結構由矽（Si)和氧（〇)的 鍵而構成。作爲取代基，使用至少包含氫的有機基（例如 垸基、芳烴）。作爲取代基，也可以使用氟基。此外，作 爲取代基’也可以使用至少包含氫的有機基和氟基。 接著’使用CVD法來在開口部2678中形成導電膜 2680 ’並且在第二絕緣膜2677上選擇性地形成與導電膜 2680電連接的導電膜2682&至2682d。 通過CVD法或濺射法等，使用選自鋁（A1)、鎢（W)、 鈦（Ti)、鉅（Ta)、鉬（M〇)、鎳（Ni)、鉛（pt)、銅（Cu)、金 (Au)、銀（Ag)、鐘（Mn)、鈸（Nd)、碳（c)、矽（Si)中的元素 -50- 200820627 、以上述元素爲主要成分的合金材料或化合物材料的單層 或疊層來形成導電膜26 8〇、2682a至2682d。以錦作爲主 要成分的合金材料相當於，例如以銘作爲主要成分且還含 有鎳的材料，或者以鋁作爲主要成分且還含有鎳及碳和砂 的方或雙方的合金材料。作爲導電膜2680、2682a至 26 8 2d，優選使用例如由阻擋膜、鋁矽（A1_Si)膜和阻擋膜 組成的疊層結構，或者由阻擋膜、鋁矽（A1-Si)膜、氮化鈦 φ 膜和阻擋膜組成的疊層結構。此外，阻擋膜相當於由鈦、 鈦的氧化物、鉬或者鉬的氧化物組成的薄膜。因爲鋁和鋁 矽具有低電阻且其價格低，所以作爲用於形成導電膜2 6 8 0 、2682a至2682d的材料最合適。此外，當設置上層和下 層的阻擋層時，可以防止鋁或鋁矽的小丘的產生。此外， 當形成由高還原性的元素的鈦構成的阻擋膜時，即使在結 晶半導體膜上形成有薄的自然氧化膜，也可以使該自然氧 化膜還原，並獲得與結晶半導體膜的良好接觸。這裏，導 φ 電膜2680可以通過採用CVD法使鎢（W)選擇性地生長， 來形成。 - 可以通過上述工序而獲得一種半導體裝置，其中具備 , 形成在基板2600的區域2612中的p型電晶體和形成在區 域2613中的η型電晶體。 此外，這裏附記構成本發明的電晶體的電晶體結構不 局限於附圖所示的結構。例如，會採用反交錯結構、鰭式 FET結構等的電晶體結構。因爲可以通過採用鰭式FET結 構來抑制電晶體尺寸的微細化所引起的短通道效應’所以 -51 - 200820627 很優選。 此外，本實施方式可以與本說明書中的其它實施方式 自由組合來進行。 實施方式7 將參照圖19A至19F說明上述實施方式所說明的用作 RFID標籤的半導體裝置3 000的使用方法。 半導體裝置可以廣泛應用，例如可以提供到物品如鈔 票、硬幣、證券、無記名債券、證書（駕駛證、居民卡等 ，參照圖1 9 A)、包裝物品的容器（包裝紙、瓶子等，參照 圖19C)、記錄媒體（DVD軟體、錄影帶等，參照圖19B)、 車輛（自行車等，參照圖19D)、個人物品（包、眼鏡等）、 食物、植物、動物、人體、衣服、生活器具、電子器具、 以及包裹運輸標籤（參照圖1 9 E和1 9 F )等中。所述電子器 具是指液晶顯示器、EL顯示器、電視裝置（也簡單記爲TV 、TV機或者TV接收器）或可檇式電話機等。 本發明的半導體裝置3 0 0 0具有本發明的記憶元件， 可以安裝在印刷基板上、附著到表面上、或者結合等的方 式固定到物品上。例如，半導體裝置結合在書本的紙張裏 ，或者結合在包裝的有機樹脂裏以在每個物體中固定。就 根據本發明的半導體裝置3 0 0 0而言，因爲實現了尺寸小 、厚度薄以及重量輕’所以即使在固定到上述物品中以後 也不會破壞所述物品本身的有吸引力的設計。另外，通過 在鈔票、硬幣、證券、無記名債券和證書等中提供本發明 • 52 - 200820627 的半導體裝置3 000，可以提供認證功能，而且通過利用所 述認證功能可以防止對其的僞造。另外，可以通過在包裝 物品的容器、記錄媒體、個人物品、食物、衣服、生活器 具和電子器具等中提供本發明的半導體裝置3 000，提高檢 測系統的系統運行效率。 此外，本實施方式可以與本說明書中的其它實施方式 自由組合來進彳了。 φ 本說明書根據2006年6月30日在日本專利局受理的 日本專利申請號2 0 0 6 - 1 8 1 9 6 6而製作，所述申請內容包括 在本說明書中。 【圖式簡單說明】 圖1是表示本發明的時脈同步電路的一個例子的圖； 圖2是表示本發明的時脈同步電路的流程圖的一個例 子的圖； • 圖3是表示本發明的時脈同步電路的時序圖的一個例 子的圖； - 圖4是表示本發明的時脈同步電路的一個例子的圖； 、 圖5是表示現有的半導體裝置的圖； 圖6是表示現有的半導體裝置的時序圖的圖； 圖7是表示本發明的半導體裝置的一個例子的圖； 圖8是表示本發明的半導體裝置的一個例子的圖； 圖9Α至9D是表示本發明的半導體裝置的製造方法 的一'個例子的圖； -53- 200820627 圖10A至10C是表示本發明的半導體裝置的製造方法 的一個例子的圖； 圖11A和11B是表示本發明的半導體裝置的製造方法 的一個例子的圖； 圖12A至12C是表示本發明的半導體裝置的製造方法 的一個例子的圖； 圖13A至13C是表示本發明的半導體裝置的製造方法 的一個例子的圖； 圖14是表示本發明的半導體裝置的製造方法的一個 例子的圖； 圖15A至15C是表示本發明的半導體裝置的製造方法 的一個例子的圖； 圖16A至16C是表示本發明的半導體裝置的製造方法 的一個例子的圖； 圖17A至17C是表示本發明的半導體裝置的製造方法 的一個例子的圖； 圖18A和18B是表示本發明的半導體裝置的製造方法 的一個例子的圖； 圖19A至19F是表示本發明的半導體裝置的使用方式 的一個例子的圖。 【主要元件符號說明】 1 0 1 :輸出的信號 102 :資料信號 -54 - 200820627 103 :輸出信號資料信號 104 :信號 105 :反相信號 1 0 6 :重設信號 1 0 7 :時脈信號 1 〇 8 :信號 1 10 :發送電路 1 1 1 :基準時脈產生電路 1 1 2 :資料信號產生電路 1 1 7 ·柄號 120 :接收電路 1 2 1 :第一鎖存電路 122 :第二鎖存電路 1 2 3 :否T電路 124 : AND 電路 125 :基準時脈產生電路 126 :基準時脈計數電路 127 :分頻電路 128 :基準時脈產生電路 3 06 :基準時脈計數値 307 :基準時脈信號 3 08 :時間差異 3 09 :時間差異 3 1 〇 :期間 55- 200820627 401 :基準時脈信號 402 :資料信號 403 :邏輯値 404 :資料信號 405 :邏輯値 4 0 6 :時間 4 0 7 :時間 4 1 0 :發送電路 411 :基準時脈產生電路 412:資料信號產生電 4 2 0 :接收電路 421 :基準時脈產生電路 422 :邏輯電路 4 2 3 :分頻電路 424:基準時脈產生電路 5 〇 1 :信號 502 ：重設信號 510:資料信號計數電路 5 1 1 :計數値比較器 1001 : RFID 標籤

1002 ： CPU 1 003 ： ROM 1 004 ： RAM 1 005 :控制器 56 - 200820627 1 006 :運算電路 1007 :天線 1 008 :諧振電路 1 0 0 9 :電源電路 1 0 1 0 :重設電路 1 0 1 1 :時脈生成電路 1 0 1 2 :解調電路 1 0 1 3 :調變電路 1 0 1 4 :電源管理電路 1 0 1 5 :類比部

1016 ： CPUIF 1 0 1 7 :控制暫存器 1 0 1 8 :代碼抽出電路 1 0 1 9 :編碼電路 1 020 :接收信號 1 〇 2 1 :發送信號 1 022 :接收資料 1 023 :發送資料 1024 :密鑰 1107 :控制暫存器 1 108 :天線突起 1 3 00a : η通道型薄膜電晶體 1 300b : η通道型薄膜電晶體 1 3 00c : ρ通道型薄膜電晶體 -57- 200820627 1 3 00d : η通道型薄膜電晶體 1 3 00e : ρ通道型薄膜電晶體 1 3 00f : η通道型薄膜電晶體 1 3 0 1 :基板 1 3 0 2 :絕緣膜 1 3 0 3 :剝離層 1 3 04 :絕緣膜 1 3 05 :非晶半導體膜 1 3 05 a :結晶半導體膜 1 3 05b :結晶半導體膜 1 3 05 c :結晶半導體膜 1 3 05 d :結晶半導體膜 1 3 05 e :結晶半導體膜 1 3 05 f :結晶半導體膜 1 3 0 6 :鬧絕緣膜 1 3 0 7 :閘電極 1 307a :第一導電膜 1 307b :第二導電膜 1 3 08 :雜質區域 1 309 :雜質區域 1 3 1 0 :絕緣膜 1 3 1 1 : η型的雜質區域 1 3 1 2 a :絕緣膜 1312b :絕緣膜 200820627 1 3 1 3 :導電膜 1 3 1 4 :絕緣膜 1 3 1 5 a :導電膜 1315b :導電膜 1316 :導電膜 1 3 1 7 :導電膜 1 3 1 8 :絕緣膜 1 3 1 9 :元件形成層 1 3 2 0 :第一薄板材 1 3 2 1 :第二薄板材料 23 00 :半導體基板 2302 :絕緣膜 2304 ：區域 2 3 06 ：區域 2307 ： p 井 23 3 2 ：絕緣膜 2334 :絕緣膜 23 3 6 :導電膜 23 3 8 :導電膜 2340 :閘電極 2 3 4 2 :閘電極 2348 :抗蝕劑掩模 23 50 :通道形成區域 23 52 :雜質區域 200820627 23 66 :抗蝕劑掩模 23 68 :通道形成區域 23 70 :雜質區域 2372 :第二絕緣膜 2374 :佈線 2600 :基板 2602 :絕緣膜 2 6 0 4 :絕緣膜 2606 :抗蝕劑掩模 2608 ：凹部 2 6 1 0 :絕緣膜 2611 :絕緣膜 2612 ：區域 2613 ：區域 2615 ： p 井 2632 :絕緣膜 2634 :絕緣膜 2636 :導電膜 263 8 :導電膜 2640 :導電膜 2642 :導電膜 2654 ：側壁 2656 :通道形成區域 265 8 :雜質區域 200820627 2660 :雜質區域 2662 :通道形成區域 2664 :雜質區域 2666 :雜質區域 2677 :第二絕緣膜 2 678 :開口部 2680 :導電膜 2682a :導電膜 2682b :導電膜 2682c :導電膜 2682d :導電膜 3 000 :半導體裝置

Claims (1)

1. 200820627 十、申請專利範圍 1 · 一種時脈同步電路，包含·· 檢測接收的資料的變化點並輸出重設信號的裝置； 輸出時脈is號的時脈產生電路；以及 對該時脈信號進行計數的時脈計數電路， 其中，在該重設信號輸入到該時脈計數電路中的情況 下’該時脈計數電路重設通過對該時脈信號進行計數而獲 φ 得的計數値。 2 ·如申請專利範圍第1項之時脈同步電路，其中， 該檢測接收的資料的變化點並輸出該重設信號的裝置包括 第一存儲裝置、第二存儲裝置、以及對存儲在該第一存儲 裝置中的第一信號和存儲在該第二存儲裝置中的第二信號 進行比較的比較裝置。 3 ·如申請專利範圍第2項之時脈同步電路，其中， 該第一存儲裝置及該第二存儲裝置中的至少一者是鎖存電 • 路。 4.如申請專利範圍第1項之時脈同步電路，其中， ‘ 該時脈產生電路包括環形振靈器。 „ 5 ·如申請專利範圍第1項之時脈同步電路，其中， 該時脈產生電路包括晶體振還器。 6. —種時脈同步電路，包含： 檢測接收的資料的變化點並輸出重設信號的裝置； 輸出時脈信號的時脈產生電路； 對該時脈信號進行計數的時脈計數電路； -62· 200820627 對從該時脈計數電路輸出的信號進行分頻的分頻電路 ;以及 根據從該分頻電路輸出的信號輸出基準時脈信號的裝 置， 其中，在該重設信號輸入到該時脈計數電路中的情況 下，該時脈計數電路重設通過對該時脈信號進行計數而獲 得的計數値。 φ 7 ·如申請專利範圍第6項之時脈同步電路，其中， 該檢測該接收的資料的變化點並輸出該重設信號的裝置包 括第一存儲裝置、第二存儲裝置、以及對存儲在該第一存 儲裝置中的第一信號和存儲在該第二存儲裝置中的第二信 號進行比較的比較裝置。 8 ·如申請專利範圍第7項之時脈同步電路，其中， 該第一存儲裝置和該第二存儲裝置中的至少一者是鎖存電 路。 # 9 ·如申請專利範圍第6項之時脈同步電路，其中， 該時脈產生電路包括環形振盪器。 — 1 0 ·如申請專利範圍第6項之時脈同步電路，其中， - 該時脈產生電路包括晶體振盪器。 11 · 一種時脈同步電路，包含： 檢測接收的資料信號的變化點的資料信號計數電路； 計數値比較器’從該資料信號計數電路輸出的信號輸 入到該計數値比較器； 輸出時脈信號的時脈產生電路； -63^ 200820627 對該時脈信號進行計數並獲得計數値的時脈計數電路 9 對從該時脈計數電路輸出的信號進行分頻的分頻電路 :以及 根據從該分頻電路輸出的信號輸出基準時脈信號的裝 置， 其中，該計數値比較器根據從該資料信號計數電路輸 出的信號輸出重設信號，並且，該時脈計數電路根據該重 設信號重設該計數値。 12.如申請專利範圍第11項之時脈同步電路，其中 ，該時脈產生電路包括環形振盪器。 1 3 .如申請專利範圍第1 1項之時脈同步電路，其中 ，該時脈產生電路包括晶體振盪器。 14. 一種半導體裝置，包含： 用於通過無線通訊將信號發送到讀寫器並從讀寫器接 收信號的天線； 檢測從該讀出寫入器接收的資料信號的變化點並輸出 重設信號的裝置； 輸出時脈信號的時脈產生電路；以及 對該時脈信號進行計數的時脈計數電路， 其中，在該重設信號輸入到該時脈計數電路中的情況 下，該時脈計數電路重設通過對該時脈信號進行計數而獲 得的計數値。 15·如申請專利範圍第14項之半導體裝置，其中， -64 - 200820627 該檢測接收的資料的變化點並輸出該重設信號的裝置包括 第一存儲裝置、第二存儲裝置、以及對存儲在該第一存儲 裝置中的第一信號和存儲在該第二存儲裝置中的第二信號 進行比較的比較裝置。 1 6 .如申請專利範圍第1 5項之半導體裝置，其中， 該第一存儲裝置和該第二存儲裝置中的至少一者是鎖存電 路。 1 7 ·如申請專利範圍第1 4項之半導體裝置，其中， 該時脈產生電路包括環形振盪器。 1 8 ·如申請專利範圍第1 4項之半導體裝置，其中， 該時脈產生電路包括晶體振盪器。 19. 一種半導體裝置，包含： 用於通過無線通訊將信號發送到讀寫器並從讀寫器接 收信號的天線； 檢測從該讀取寫入器接受的資料信號的變化點並輸出 重設信號的裝置； 輸出時脈信號的時脈產生電路； 對該時脈信號進行計數的時脈計數電路； 對從該時脈計數電路輸出的信號進行分頻的分頻電路 :以及 根據從該分頻電路輸出的信號輸出基準時脈信號的裝 置， 其中，在該重設信號輸入到該時脈計數電路中的情況 下，該時脈計數電路重設通過對該時脈信號進行計數而獲 -65- 200820627 得到的計數値。 20·如申請專利範圍第19項之半導體裝置，其中， 檢測該接收了的資料的變化點並輸出該重設信號的該裝置 包括第一存儲裝置、第二存儲裝置、以及對存儲在該第一 存儲裝置中的第一信號和存儲在該第二存儲裝置中的第二 信號進行比較的比較裝置。 21. 如申請專利範圍第20項之半導體裝置，其中， 該第一存儲裝置和該第二存儲裝置中的至少一者是鎖存電 路。 22. 如申請專利範圍第19項之半導體裝置，其中， 該時脈產生電路包括環形振盪器。 2 3 ·如申請專利範圍第1 9項之半導體裝置，其中， 該時脈產生電路包括晶體振盪器。 24. —種半導體裝置，包含： 用於通過無線通訊將信號發送到讀寫器並從讀寫器接 收信號的天線； 檢測從該讀取寫入器接收的資料信號的變化點的資料 信號計數電路； 計數値比較器，從該資料信號計數電路輸出的信號輸 入到該計數値比較器； 輸出時脈信號的時脈產生電路； 對該時脈信號進行計數並獲得計數値的時脈計數電路 對從該時脈計數電路輸出的信號進行分頻的分頻電路 -66 - 9 200820627 :以及 根據從該分頻電路輸出的信號輸出基準時脈信號的裝 置， 其中，該計數値比較器根據從該資料信號計數電路輸 出的信號輸出重設信號， 並且，該時脈計數電路根據該重設信號重設該計數値 〇 2 5.如申請專利範圍第24項之半導體裝置，其中， 該時脈產生電路包括環形振盪器。 26.如申請專利範圍第24項之半導體裝置，其中， 該時脈產生電路包括晶體振盪器。

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