JP3401610B2 - 信号多重装置 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数のパタン発生
器から出力されるデータ信号を多重化して出力する信号
多重装置において、各パタン発生器個々の遅延時間やケ
ーブルによる遅延時間のばらつきによる影響を防止する
技術に関する。 【０００２】 【従来の技術】複数のパタン発生器から出力される複数
系列のデータ信号を多重化して出力するために従来から
信号多重装置が用いられている。 【０００３】図５は、４台のパタン発生器１1 〜１4 か
ら出力されるデータ信号Ｄ1 〜Ｄ4を多重化する従来の
信号多重装置１０の構成を示している。 【０００４】この信号多重装置１０は、クロック信号発
生器１１から図６の（ａ）に示すように出力される周波
数ｆのクロック信号Ｃ0 を４進のカウンタ１２に入力し
て、図６の（ｂ）に示すように１→２→３→４と変移す
るカウンタ１２の計数出力によって、４対１のマルチプ
レクサ回路１３の切り替えを行なうとともに、クロック
信号Ｃ0 を４分周した分周信号Ｃａをクロック出力端子
１４へ出力し、このクロック出力端子１４にケーブル２
で接続されている各パタン発生器１1 〜１4 に分周信号
Ｃａを与えて、各パタン発生器１1 〜１4 から分周信号
Ｃａと等しいビットレートのデータ信号Ｄ1 〜Ｄ4 をほ
ぼ同期出力させる。 【０００５】各パタン発生器１1 〜１4 から出力される
データ信号は、ケーブル３1 〜３4を介して信号多重装
置１０のデータ入力端子１５1 〜１５4 に入力される。
データ入力端子１５1 〜１５4 に入力されたデータ信号
は、それぞれ固定遅延回路１６1 〜１６4 を介してマル
チプレクサ回路１３に入力される。 【０００６】固定遅延回路１６1 〜１６4 は、マルチプ
レクサ回路１３が選択する系列のデータが少なくともク
ロック信号Ｃ0 の周期Ｔの間変化しないように、各デー
タ信号を遅延させてマルチプレクサ回路１３に与える。 【０００７】即ち、固定遅延回路１６1 は、図６の
（ｃ）のようにデータ入力端子１５1 に入力されるデー
タ信号Ｄ1 の位相がカウンタ１２の計数出力「１」より
も僅かに進むようにし、固定遅延回路１６2 、１６
3 は、図６の（ｄ）、（ｅ）のようにデータ入力端子１
５2 、１５3 に入力されるデータ信号Ｄ2 、Ｄ3 の位相
がカウンタ１２の計数出力「１」とほぼ同位相となるよ
うにし、また、固定遅延回路１６4 は、図６の（ｆ）の
ようにデータ入力端子１５4 に入力されるデータ信号Ｄ
4 の位相がカウンタ１２の計数出力「１」よりも僅かに
遅れるようにして、カウンタ１２の各計数出力に対応す
るデータ信号に位相余裕を与え、図６の（ｇ）に示すよ
うにマルチプレクサ回路１３で各データの多重化が正し
く行なわれるようにしている。 【０００８】ところで、このように構成された信号多重
装置では、各パタン発生器１1 〜１4 内部の遅延時間に
バラツキがあると、マルチプレクサ回路１３でデータの
多重が正しく行なえない。特に、型の異なるパタン発生
器を混用する場合には、そのばらつきが非常に大きくな
り、例えば図６の（ｃ）に破線で示すように、マルチプ
レクサ回路１３がデータ信号を選択している間にそのデ
ータ信号のビットの変化が発生してしまう。 【０００９】このために、従来では、マルチプレクサ回
路１３に入力されるデータ信号が、図６に示したように
カウンタ１２の計数出力（マルチプレクサ回路１３の切
り替わり）に対して位相的に余裕のある状態で入力され
るように、各パターン発生器毎に遅延時間を厳密に測定
し、その遅延時間に応じた長さのケーブル３1 〜３4を
精度高く作成して使用していた。 【００１０】 【発明が解決しようとする課題】しかしながら、前記し
たように各パタン発生器毎に遅延時間を測定してケーブ
ルを作成することは非常に煩雑であり、また、ケーブル
を間違えて使用したり、紛失したケーブルの代わりに適
当な長さのケーブルを使用したりすると、多重化が正し
く行なえなくなるので、ケーブル自体の管理を厳重に行
なわなければならないという問題がある。 【００１１】本発明は、この課題を解決し、パタン発生
器個々の遅延特性の違いやケーブル長に影響されること
なく、正しく多重化された信号を得ることができる信号
多重装置を提供することを目的としている。 【００１２】 【課題を解決するための手段】前記目的を達成するため
に本発明の信号多重装置は、複数のパタン発生器（１１
〜１ｎ）に供給する第１のクロック信号を出力するため
の複数のクロック出力端子（２１１〜２１ｎ）と、前記
各クロック出力端子にそれぞれ対応して設けられ、前記
第１のクロック信号を受けた複数のパタン発生器から前
記第１のクロック信号と等しい周波数でそれぞれ出力さ
れる第２のクロック信号を入力するための複数のクロッ
ク入力端子（２２１〜２２ｎ）と、前記各クロック出力
端子にそれぞれ対応して設けられ、前記第１のクロック
信号を受けた複数のパタン発生器から前記第２のクロッ
ク信号にそれぞれ同期して出力されるデータ信号（Ｄ１
〜Ｄｎ）をそれぞれ入力するための複数のデータ入力端
子（２３１〜２３ｎ）と、所定周波数の第３のクロック
信号（Ｃ０）を出力するクロック信号発生器（２５）
と、前記各パタン発生器から前記各データ入力端子を介
して入力される複数系列のデータ信号を前記クロック信
号発生器から出力される第３のクロック信号に同期して
多重化して出力するマルチプレクサ回路（２７）と、前
記クロック信号発生器から出力される第３のクロック信
号を前記複数系列のデータ信号の系列数に等しい数
（ｎ）で分周する分周器（２６）と、前記各クロック出
力端子にそれぞれ対応して設けられ、前記各パタン発生
器から前記各クロック入力端子に入力される第２のクロ
ック信号（Ｃ１′〜Ｃｎ′）と前記分周器から出力され
る分周信号（Ｃａ）との位相差をそれぞれ検出する複数
の位相比較回路（３１１〜３１ｎ）と、前記各クロック
出力端子にそれぞれ対応して設けられ、前記分周器から
出力される分周信号と同一周波数でその位相の変更が可
能なクロック信号（Ｃ１〜Ｃｎ）を前記第１のクロック
信号として前記各クロック出力端子から対応するパタン
発生器へそれぞれ出力する複数のクロック移相回路（３
０１〜３０ｎ）と、前記各クロック出力端子にそれぞれ
対応して設けられ、前記各位相比較回路によって検出さ
れる各位相差がそれぞれ予め設定された範囲内に入るよ
うに前記各クロック移相回路の移相量を制御する複数の
制御回路（３２１〜３２ｎ、３３１〜３３ｎ）とを備
え、 前記複数の制御回路は、前記分周器から出力される
分周信号の１周期内に前記マルチプレクサ回路で多重化
されるデータ信号にそれぞれ対応して入力される前記第
２のクロック信号のうち、その多重化の順序が先頭のデ
ータ信号に対応する第２のクロック信号が前記分周信号
に対して所定範囲内で進み位相となり、多重化の順序が
最後のデータ信号に対応する第２のクロック信号が前記
分周信号に対して所定範囲内で遅れ位相となり、その他
のデータ信号に対応する第２のクロック信号が前記分周
信号とほぼ同相となるように、前記各クロック移相回路
の移相量を制御するように構成されている。 【００１３】 【発明の実施の形態】以下、図面に基づいて本発明の一
実施形態を説明する。図１は、一実施形態の信号多重装
置２０の構成を示すブロック図である。 【００１４】この信号多重装置２０は、入力されるデー
タ信号の系列数ｎが４の場合、即ち、４台のパタン発生
器１1 〜１4 から出力されるデータ信号Ｄ1 〜Ｄ4 を多
重化して出力するためのものであり、各パタン発生器１
1 〜１4 に任意長のケーブル５1 〜５4 を介してクロッ
ク信号をそれぞれ与えるためクロック出力端子２１1〜
２１4 と、各パタン発生器１1 〜１4 からのクロック信
号を任意長のケーブル６1 〜６4 を介してそれぞれ受け
るためのクロック入力端子２２1 〜２２4 と、各パタン
発生器１1 〜１4 からのデータ信号を任意長のケーブル
７1 〜７4 を介してそれぞれ受けるためのデータ入力端
子２３1 〜２３4 と、多重化した信号を出力するための
多重信号出力端子２４とを有している。 【００１５】なお、ここで、ケーブル６1 とケーブル７
1 、ケーブル６2 とケーブル７2 、ケーブル６3 とケー
ブル７3 、ケーブル６4 とケーブル７4 はそれぞれ同一
長であるとし、各パタン発生器１1 〜１4 は、それぞれ
データＤ1 （１）〜Ｄ1 （Ｍ）、データＤ2 （１）〜Ｄ
2 （Ｍ）、データＤ3 （１）〜Ｄ3 （Ｍ）、データＤ4
（１）〜Ｄ4 （Ｍ）を、入力されるクロック信号の周波
数と等しいビットレートでそれぞれデータの順に出力す
る。 【００１６】クロック信号発生器２５は、所定周波数ｆ
（例えば２４８８ＭＨｚ）のクロック信号Ｃ0 を出力す
る。 【００１７】カウンタ２６はこの実施形態の分周器を構
成する４進のカウンタであり、クロック信号Ｃ0 を受け
てその計数値を４対１のマルチプレクサ回路２７に出力
するとともに、クロック信号Ｃ0 を４分周した分周信号
Ｃａを出力する。 【００１８】マルチプレクサ回路２７は、カウンタ２６
の計数値が「１」のときにはデータ入力端子２３1 から
入力されるデータ信号Ｄ1 を多重信号出力端子２４へ出
力し、計数値が「２」のときにはデータ入力端子２３2
から入力されるデータ信号Ｄ2 を多重信号出力端子２４
へ出力し、計数値が「３」のときにはデータ入力端子２
３3 から入力されるデータ信号Ｄ3 を多重信号出力端子
２４へ出力し、計数値が「４」のときにはデータ入力端
子２３4 から入力されるデータ信号Ｄ4 を多重信号出力
端子２４へ出力する。 【００１９】４つのカウンタ３０1 〜３０4 は、この実
施形態のクロック移相回路を形成するものであり、前記
カウンタ２６と同型の４進のカウンタで構成され、クロ
ック信号Ｃ0 をそれぞれ４分周した分周信号Ｃ1 〜Ｃ4
を、各パタン発生器１1 〜１4 に対するクロック信号と
して各クロック出力端子２１1 〜２１4 へ出力する。各
カウンタ３０1 〜３０4 は、後述する各リセット信号発
生回路３３1 〜３３1からのリセット信号を受けている
間その計数出力をゼロ（全ビットローレベル）にし、リ
セットが解除されるとクロック信号Ｃ0 の計数をそれぞ
れ開始する。 【００２０】４つの位相比較回路３１1 〜３１4 は、例
えば、位相比較器と位相比較器の出力の直流成分を抽出
するフィルタ回路等によって構成され、各クロック入力
端子２２1 〜２２4 から入力されるクロック信号Ｃ1 ′
〜Ｃ4 ′と分周信号Ｃａとをそれぞれ位相比較し、その
位相差に応じた位相差信号を判定回路３２1 〜３２4へ
それぞれ出力する。 【００２１】各判定回路３２1 〜３２4 は、後述するリ
セット信号発生回路３３1 〜３３4とともにこの実施形
態の制御回路を構成するものであり、位相比較回路３１
1 〜３１4 からの位相差信号を予め設定された基準範囲
とそれぞれ比較して、分周信号Ｃａに対する各クロック
信号Ｃ1 ′〜Ｃ4 ′の位相差が、それぞれ決められた範
囲にあるか否かを判定し、その範囲内にあればロー
（Ｌ）レベル、範囲外であればハイ（Ｈ）レベルの判定
信号を各リセット信号発生回路３３1 〜３３4 へ出力す
る。 【００２２】ここで、クロック信号Ｃ0 の周期をＴとす
ると、判定回路３２1 は、分周信号Ｃａに対してクロッ
ク信号Ｃ1 ′の位相が０．５Ｔ〜１．５Ｔの範囲で進ん
でいるときロー（Ｌ）レベルの判定信号を出力し、判定
回路３２2 、３２3 は、分周信号Ｃａに対してクロック
信号Ｃ2 ′、Ｃ3 ′の位相が±０．５Ｔの範囲にあると
き、ロー（Ｌ）レベルの判定信号を出力し、判定回路３
２4 は、分周信号Ｃａに対してクロック信号Ｃ4 ′の位
相が０．５Ｔ〜１．５Ｔの範囲で遅れているとき、ロー
（Ｌ）レベルの判定信号を出力するように、それぞれ設
定されている。なお、各判定回路３２1 〜３２4 は、位
相比較回路３１1 〜３１4 が前記したように位相差に対
応した直流信号を出力する場合には、その電圧が各設定
範囲に対応した電圧範囲にあるか否かをコンパレータ等
によって判定する。 【００２３】各リセット信号発生回路回路３３1 〜３３
4 は、入力された判定信号がハイレベルの間は対応する
カウンタ３０1 〜３０4 にそれぞれリセット信号を所定
間隔（例えば１０マイクロ秒間隔）に出力して、各カウ
ンタ３０1 〜３０4 が出力するクロック信号Ｃ1 〜Ｃ4
の位相を変化させ、判定信号がローレベルになるとリセ
ット信号の出力を停止する。なお、リセット信号発生回
路３３1 〜３３4 は、ＣＲ型のパルス発振回路によっ
て、クロック信号Ｃ0 および分周信号Ｃａに対して非同
期なリセット信号を出力する。 【００２４】このような非同期なリセット信号でカウン
タ３０1 〜３０4 をリセット制御して、その分周信号Ｃ
1 〜Ｃ4 の出力位相を変化させることにより、各クロッ
ク入力端子２２1 〜２２4 から入力されるクロック信号
Ｃ1 ′〜Ｃ4 ′の分周信号Ｃａに対する位相をそれぞれ
の設定範囲内に追い込むことができる。 【００２５】次に、この信号多重装置２０の動作を図
２、図３のタイミングチャートにしたがって説明する。
なお、図２のタイミングチャートは、４つのパタン発生
器１1〜１4 のうちの１つのパタン発生器１1 に対する
多重信号装置２０の動作を示したものである。 【００２６】クロック発生器２５から図２の（ａ）のよ
うに出力されるクロック信号Ｃ0 はカウンタ２６によっ
て図２の（ｂ）のように計数され、そのカウンタ２６か
らは図２の（ｃ）に示す分周信号Ｃａが出力される。 【００２７】ここで、分周信号Ｃａを受けたカウンタ３
０1 が、例えば図２の（ｄ）に示すように、分周信号Ｃ
ａに対してＴ時間遅れた位相で分周信号Ｃ1 を出力し、
この分周信号Ｃ1 をクロック信号として受けたパタン発
生器１1 から、図２の（ｅ）、（ｆ）のように、分周信
号Ｃ1 に対してＴｄ時間（Ｔｄ＜１．５Ｔ）の遅れでク
ロック信号Ｃ1 ′およびデータ信号Ｄ1 （ｉ＋１）が入
力されたとする。 【００２８】このように、分周信号Ｃａに対して分周信
号Ｃ1 ′の位相が、２．５Ｔより少ない範囲で遅れてい
る期間では、判定回路３２1 の判定出力は、図２の
（ｇ）のようにハイレベルとなる。このハイレベルの判
定信号を受けているリセット信号発生回路３３1 は図２
の（ｈ）に示すようにあるタイミングｔにＴｗ幅のリセ
ット信号Ｒを出力する。 【００２９】このリセット信号を受けたカウンタ３０1
はＴｗ時間リセットされ、その出力は、リセットが解除
されてから最初のクロック信号Ｃ0 を受けて立ち上が
る。この移相制御により、例えば、カウンタ３０1 から
の分周信号Ｃ1 が図のように分周信号Ｃａに対して３Ｔ
時間遅れると、パタン発生器１1 からのクロック信号Ｃ
1 ′は、分周信号Ｃａに対して（３Ｔ＋Ｔｄ）時間遅れ
て入力されることになり、このクロック信号Ｃ1 ′の位
相が、図のように分周信号Ｃａに対して０．５Ｔ〜１．
５Ｔの範囲で進んでいなければ、判定信号はハイレベル
のままとなり、次のリセット信号の入力までこの状態が
維持される。 【００３０】そして、ｔ′時に出力されたリセット信号
Ｒ′によって、クロック信号Ｃ1 ′の位相が、分周信号
Ｃａに対して０．５Ｔ〜１．５Ｔの範囲で進むと、判定
信号が図２の（ｇ）のようにローレベルとなり、以後、
リセット信号の出力は停止し、パタン発生器１1 から入
力されるデータ信号Ｄ1 の位相は、分周信号Ｃａに対し
て０．５Ｔ〜１．５Ｔの範囲内で進んだ状態が維持され
る。 【００３１】上記動作は、他のパタン発生器１2 〜１4
に対しても、各カウンタ３０2 〜３０4 、位相比較器３
１2 〜３１4 、判定回路３２2 〜３２4 、リセット信号
発生回路３３2 〜３３4 によって同様に行なわれる。こ
の各パタン発生器に対する移相制御は、それぞれ数回の
リセットによって完了するので、リセット信号の数周期
分の時間が経過すれば、４つのパタン発生器１1 〜１4
から入力されるデータ信号Ｄ1 〜Ｄ4 の分周信号Ｃａに
対する位相は、図３の（ｃ）〜（ｆ）に示すように、そ
れぞれ設定された範囲内に入ることになる。 【００３２】即ち、パタン発生器１1 からのデータ信号
Ｄ1 は分周信号Ｃａに対し０．５Ｔ〜１．５Ｔの範囲の
進み位相となり、パタン発生器１2 、１3 からのデータ
信号Ｄ2 、Ｄ3 は分周信号Ｃａに対して±０．５Ｔの範
囲となり、パタン発生器１4からのデータ信号Ｄ4 は分
周信号Ｃａに対し０．５Ｔ〜１．５Ｔの遅れ位相となっ
てマルチプレクサ回路２７へ入力され、各データ信号は
カウンタ２６の計数出力の変化タイミングから十分離れ
たタイミングに変化することになる。したがって、マル
チプレクサ回路２７からは図３の（ｇ）のように、各系
列について正しいデータ順に多重化された信号が出力さ
れることになる。 【００３３】 【他の実施の形態】前記実施形態では、各判定回路３２
1 〜３２4 の判定範囲を各パタン発生器毎に設けていた
が、各パタン発生器１1 〜１4 からのデータ信号の位相
を、例えば分周信号Ｃａに対してすべて±０．５Ｔの範
囲に追い込むように設定しておき、データ入力端子２３
1 から入力されるデータ信号Ｄ1 については、３Ｔ時間
の固定遅延回路を介してマルチプレクサ回路２７へ入力
し、データ入力端子２３2 、２３3 から入力されるデー
タ信号Ｄ2 、Ｄ3 については、４Ｔ時間の固定遅延回路
を介してマルチプレクサ回路２７へ入力し、データ入力
端子２３4 から入力されるデータ信号Ｄ4 については、
５Ｔ時間の固定遅延回路を介してマルチプレクサ回路２
７へ入力するように構成してもよい。この場合、各固定
遅延回路として、プリント基板上にパターン形成した遅
延ラインや、ケーブル等を用いることができる。 【００３４】また、前記実施形態では、クロック信号Ｃ
0 を計数するカウンタ３０1 〜３０4 をクロック移相回
路として用い、これをリセット制御することによって、
その分周出力の位相を換えるようにしていたが、クロッ
ク信号Ｃ0 よりも高い周波数の信号をカウンタで分周さ
せそのカウンタをリセット制御すれば、より細かい位相
合わせが可能である。また、カウンタの代わりに分周信
号Ｃａと同一周波数の信号を発振する電圧制御発振器を
用い、位相比較回路の出力に応じて電圧制御発振器の出
力信号の位相を制御して、各パタン発生器からのクロッ
ク信号Ｃ1 ′〜Ｃ4 ′の分周信号Ｃａに対する位相を設
定範囲内にロックさせてもよい。 【００３５】また、前記実施形態では、クロック信号Ｃ
0 を各カウンタ３０で分周した信号をパタン発生器への
クロック信号として出力していたが、図４に示す信号多
重装置２０′のように、カウンタ３０1 〜３０4 の代わ
りに、マルチプレクサ回路２７を切り換えるためのカウ
ンタ２６の出力信号の位相を可変するクロック移相回路
４０1 〜４０4 を用い、各クロック移相回路４０1 〜４
０4 の移相量を、制御回路５０1 〜５０4 によって制御
するようにしてもよい。この場合、クロック移相回路４
０1 〜４０4 は、モータ等の回転制御によって機械的に
線路長を可変する構造のものや、電子スイッチ（例えば
ダイオードスイッチ）のオンオフ制御によって線路長を
可変する構造のものを用いることができる。 【００３６】また、前記実施形態は系列数ｎが４の場合
について説明したが、系列数ｎが２、８あるいは１６等
の場合でも、クロック移相回路、位相比較回路および制
御回路をその系列数分設ければ、前記同様に各データ信
号を正しく多重化することができる。 【００３７】 【発明の効果】以上説明したように、本発明の信号多重
装置は、クロック信号発生器から出力されたクロック信
号を分周して得られる分周信号と、各パタン発生器から
データ信号とともに入力されるクロック信号との位相を
それぞれ比較しその位相差が予め設定された範囲内にな
るように、各パタン発生器に対するクロック信号の位相
をそれぞれ独立に可変制御するように構成されている。 【００３８】このため、パタン発生器個々の遅延時間を
厳密に測定したり、また、その遅延時間にあったケーブ
ルを精度よく作成するという煩雑な作業が不要となり、
パタン発生器の内部の遅延時間やそのばらつき、パタン
発生器との間を接続するケーブルの長さのばらつき等を
全く考慮しなくても、各パタン発生器から入力されるデ
ータ信号の多重化を正しく行なうことができる。
器から出力されるデータ信号を多重化して出力する信号
多重装置において、各パタン発生器個々の遅延時間やケ
ーブルによる遅延時間のばらつきによる影響を防止する
技術に関する。 【０００２】 【従来の技術】複数のパタン発生器から出力される複数
系列のデータ信号を多重化して出力するために従来から
信号多重装置が用いられている。 【０００３】図５は、４台のパタン発生器１1 〜１4 か
ら出力されるデータ信号Ｄ1 〜Ｄ4を多重化する従来の
信号多重装置１０の構成を示している。 【０００４】この信号多重装置１０は、クロック信号発
生器１１から図６の（ａ）に示すように出力される周波
数ｆのクロック信号Ｃ0 を４進のカウンタ１２に入力し
て、図６の（ｂ）に示すように１→２→３→４と変移す
るカウンタ１２の計数出力によって、４対１のマルチプ
レクサ回路１３の切り替えを行なうとともに、クロック
信号Ｃ0 を４分周した分周信号Ｃａをクロック出力端子
１４へ出力し、このクロック出力端子１４にケーブル２
で接続されている各パタン発生器１1 〜１4 に分周信号
Ｃａを与えて、各パタン発生器１1 〜１4 から分周信号
Ｃａと等しいビットレートのデータ信号Ｄ1 〜Ｄ4 をほ
ぼ同期出力させる。 【０００５】各パタン発生器１1 〜１4 から出力される
データ信号は、ケーブル３1 〜３4を介して信号多重装
置１０のデータ入力端子１５1 〜１５4 に入力される。
データ入力端子１５1 〜１５4 に入力されたデータ信号
は、それぞれ固定遅延回路１６1 〜１６4 を介してマル
チプレクサ回路１３に入力される。 【０００６】固定遅延回路１６1 〜１６4 は、マルチプ
レクサ回路１３が選択する系列のデータが少なくともク
ロック信号Ｃ0 の周期Ｔの間変化しないように、各デー
タ信号を遅延させてマルチプレクサ回路１３に与える。 【０００７】即ち、固定遅延回路１６1 は、図６の
（ｃ）のようにデータ入力端子１５1 に入力されるデー
タ信号Ｄ1 の位相がカウンタ１２の計数出力「１」より
も僅かに進むようにし、固定遅延回路１６2 、１６
3 は、図６の（ｄ）、（ｅ）のようにデータ入力端子１
５2 、１５3 に入力されるデータ信号Ｄ2 、Ｄ3 の位相
がカウンタ１２の計数出力「１」とほぼ同位相となるよ
うにし、また、固定遅延回路１６4 は、図６の（ｆ）の
ようにデータ入力端子１５4 に入力されるデータ信号Ｄ
4 の位相がカウンタ１２の計数出力「１」よりも僅かに
遅れるようにして、カウンタ１２の各計数出力に対応す
るデータ信号に位相余裕を与え、図６の（ｇ）に示すよ
うにマルチプレクサ回路１３で各データの多重化が正し
く行なわれるようにしている。 【０００８】ところで、このように構成された信号多重
装置では、各パタン発生器１1 〜１4 内部の遅延時間に
バラツキがあると、マルチプレクサ回路１３でデータの
多重が正しく行なえない。特に、型の異なるパタン発生
器を混用する場合には、そのばらつきが非常に大きくな
り、例えば図６の（ｃ）に破線で示すように、マルチプ
レクサ回路１３がデータ信号を選択している間にそのデ
ータ信号のビットの変化が発生してしまう。 【０００９】このために、従来では、マルチプレクサ回
路１３に入力されるデータ信号が、図６に示したように
カウンタ１２の計数出力（マルチプレクサ回路１３の切
り替わり）に対して位相的に余裕のある状態で入力され
るように、各パターン発生器毎に遅延時間を厳密に測定
し、その遅延時間に応じた長さのケーブル３1 〜３4を
精度高く作成して使用していた。 【００１０】 【発明が解決しようとする課題】しかしながら、前記し
たように各パタン発生器毎に遅延時間を測定してケーブ
ルを作成することは非常に煩雑であり、また、ケーブル
を間違えて使用したり、紛失したケーブルの代わりに適
当な長さのケーブルを使用したりすると、多重化が正し
く行なえなくなるので、ケーブル自体の管理を厳重に行
なわなければならないという問題がある。 【００１１】本発明は、この課題を解決し、パタン発生
器個々の遅延特性の違いやケーブル長に影響されること
なく、正しく多重化された信号を得ることができる信号
多重装置を提供することを目的としている。 【００１２】 【課題を解決するための手段】前記目的を達成するため
に本発明の信号多重装置は、複数のパタン発生器（１１
〜１ｎ）に供給する第１のクロック信号を出力するため
の複数のクロック出力端子（２１１〜２１ｎ）と、前記
各クロック出力端子にそれぞれ対応して設けられ、前記
第１のクロック信号を受けた複数のパタン発生器から前
記第１のクロック信号と等しい周波数でそれぞれ出力さ
れる第２のクロック信号を入力するための複数のクロッ
ク入力端子（２２１〜２２ｎ）と、前記各クロック出力
端子にそれぞれ対応して設けられ、前記第１のクロック
信号を受けた複数のパタン発生器から前記第２のクロッ
ク信号にそれぞれ同期して出力されるデータ信号（Ｄ１
〜Ｄｎ）をそれぞれ入力するための複数のデータ入力端
子（２３１〜２３ｎ）と、所定周波数の第３のクロック
信号（Ｃ０）を出力するクロック信号発生器（２５）
と、前記各パタン発生器から前記各データ入力端子を介
して入力される複数系列のデータ信号を前記クロック信
号発生器から出力される第３のクロック信号に同期して
多重化して出力するマルチプレクサ回路（２７）と、前
記クロック信号発生器から出力される第３のクロック信
号を前記複数系列のデータ信号の系列数に等しい数
（ｎ）で分周する分周器（２６）と、前記各クロック出
力端子にそれぞれ対応して設けられ、前記各パタン発生
器から前記各クロック入力端子に入力される第２のクロ
ック信号（Ｃ１′〜Ｃｎ′）と前記分周器から出力され
る分周信号（Ｃａ）との位相差をそれぞれ検出する複数
の位相比較回路（３１１〜３１ｎ）と、前記各クロック
出力端子にそれぞれ対応して設けられ、前記分周器から
出力される分周信号と同一周波数でその位相の変更が可
能なクロック信号（Ｃ１〜Ｃｎ）を前記第１のクロック
信号として前記各クロック出力端子から対応するパタン
発生器へそれぞれ出力する複数のクロック移相回路（３
０１〜３０ｎ）と、前記各クロック出力端子にそれぞれ
対応して設けられ、前記各位相比較回路によって検出さ
れる各位相差がそれぞれ予め設定された範囲内に入るよ
うに前記各クロック移相回路の移相量を制御する複数の
制御回路（３２１〜３２ｎ、３３１〜３３ｎ）とを備
え、 前記複数の制御回路は、前記分周器から出力される
分周信号の１周期内に前記マルチプレクサ回路で多重化
されるデータ信号にそれぞれ対応して入力される前記第
２のクロック信号のうち、その多重化の順序が先頭のデ
ータ信号に対応する第２のクロック信号が前記分周信号
に対して所定範囲内で進み位相となり、多重化の順序が
最後のデータ信号に対応する第２のクロック信号が前記
分周信号に対して所定範囲内で遅れ位相となり、その他
のデータ信号に対応する第２のクロック信号が前記分周
信号とほぼ同相となるように、前記各クロック移相回路
の移相量を制御するように構成されている。 【００１３】 【発明の実施の形態】以下、図面に基づいて本発明の一
実施形態を説明する。図１は、一実施形態の信号多重装
置２０の構成を示すブロック図である。 【００１４】この信号多重装置２０は、入力されるデー
タ信号の系列数ｎが４の場合、即ち、４台のパタン発生
器１1 〜１4 から出力されるデータ信号Ｄ1 〜Ｄ4 を多
重化して出力するためのものであり、各パタン発生器１
1 〜１4 に任意長のケーブル５1 〜５4 を介してクロッ
ク信号をそれぞれ与えるためクロック出力端子２１1〜
２１4 と、各パタン発生器１1 〜１4 からのクロック信
号を任意長のケーブル６1 〜６4 を介してそれぞれ受け
るためのクロック入力端子２２1 〜２２4 と、各パタン
発生器１1 〜１4 からのデータ信号を任意長のケーブル
７1 〜７4 を介してそれぞれ受けるためのデータ入力端
子２３1 〜２３4 と、多重化した信号を出力するための
多重信号出力端子２４とを有している。 【００１５】なお、ここで、ケーブル６1 とケーブル７
1 、ケーブル６2 とケーブル７2 、ケーブル６3 とケー
ブル７3 、ケーブル６4 とケーブル７4 はそれぞれ同一
長であるとし、各パタン発生器１1 〜１4 は、それぞれ
データＤ1 （１）〜Ｄ1 （Ｍ）、データＤ2 （１）〜Ｄ
2 （Ｍ）、データＤ3 （１）〜Ｄ3 （Ｍ）、データＤ4
（１）〜Ｄ4 （Ｍ）を、入力されるクロック信号の周波
数と等しいビットレートでそれぞれデータの順に出力す
る。 【００１６】クロック信号発生器２５は、所定周波数ｆ
（例えば２４８８ＭＨｚ）のクロック信号Ｃ0 を出力す
る。 【００１７】カウンタ２６はこの実施形態の分周器を構
成する４進のカウンタであり、クロック信号Ｃ0 を受け
てその計数値を４対１のマルチプレクサ回路２７に出力
するとともに、クロック信号Ｃ0 を４分周した分周信号
Ｃａを出力する。 【００１８】マルチプレクサ回路２７は、カウンタ２６
の計数値が「１」のときにはデータ入力端子２３1 から
入力されるデータ信号Ｄ1 を多重信号出力端子２４へ出
力し、計数値が「２」のときにはデータ入力端子２３2
から入力されるデータ信号Ｄ2 を多重信号出力端子２４
へ出力し、計数値が「３」のときにはデータ入力端子２
３3 から入力されるデータ信号Ｄ3 を多重信号出力端子
２４へ出力し、計数値が「４」のときにはデータ入力端
子２３4 から入力されるデータ信号Ｄ4 を多重信号出力
端子２４へ出力する。 【００１９】４つのカウンタ３０1 〜３０4 は、この実
施形態のクロック移相回路を形成するものであり、前記
カウンタ２６と同型の４進のカウンタで構成され、クロ
ック信号Ｃ0 をそれぞれ４分周した分周信号Ｃ1 〜Ｃ4
を、各パタン発生器１1 〜１4 に対するクロック信号と
して各クロック出力端子２１1 〜２１4 へ出力する。各
カウンタ３０1 〜３０4 は、後述する各リセット信号発
生回路３３1 〜３３1からのリセット信号を受けている
間その計数出力をゼロ（全ビットローレベル）にし、リ
セットが解除されるとクロック信号Ｃ0 の計数をそれぞ
れ開始する。 【００２０】４つの位相比較回路３１1 〜３１4 は、例
えば、位相比較器と位相比較器の出力の直流成分を抽出
するフィルタ回路等によって構成され、各クロック入力
端子２２1 〜２２4 から入力されるクロック信号Ｃ1 ′
〜Ｃ4 ′と分周信号Ｃａとをそれぞれ位相比較し、その
位相差に応じた位相差信号を判定回路３２1 〜３２4へ
それぞれ出力する。 【００２１】各判定回路３２1 〜３２4 は、後述するリ
セット信号発生回路３３1 〜３３4とともにこの実施形
態の制御回路を構成するものであり、位相比較回路３１
1 〜３１4 からの位相差信号を予め設定された基準範囲
とそれぞれ比較して、分周信号Ｃａに対する各クロック
信号Ｃ1 ′〜Ｃ4 ′の位相差が、それぞれ決められた範
囲にあるか否かを判定し、その範囲内にあればロー
（Ｌ）レベル、範囲外であればハイ（Ｈ）レベルの判定
信号を各リセット信号発生回路３３1 〜３３4 へ出力す
る。 【００２２】ここで、クロック信号Ｃ0 の周期をＴとす
ると、判定回路３２1 は、分周信号Ｃａに対してクロッ
ク信号Ｃ1 ′の位相が０．５Ｔ〜１．５Ｔの範囲で進ん
でいるときロー（Ｌ）レベルの判定信号を出力し、判定
回路３２2 、３２3 は、分周信号Ｃａに対してクロック
信号Ｃ2 ′、Ｃ3 ′の位相が±０．５Ｔの範囲にあると
き、ロー（Ｌ）レベルの判定信号を出力し、判定回路３
２4 は、分周信号Ｃａに対してクロック信号Ｃ4 ′の位
相が０．５Ｔ〜１．５Ｔの範囲で遅れているとき、ロー
（Ｌ）レベルの判定信号を出力するように、それぞれ設
定されている。なお、各判定回路３２1 〜３２4 は、位
相比較回路３１1 〜３１4 が前記したように位相差に対
応した直流信号を出力する場合には、その電圧が各設定
範囲に対応した電圧範囲にあるか否かをコンパレータ等
によって判定する。 【００２３】各リセット信号発生回路回路３３1 〜３３
4 は、入力された判定信号がハイレベルの間は対応する
カウンタ３０1 〜３０4 にそれぞれリセット信号を所定
間隔（例えば１０マイクロ秒間隔）に出力して、各カウ
ンタ３０1 〜３０4 が出力するクロック信号Ｃ1 〜Ｃ4
の位相を変化させ、判定信号がローレベルになるとリセ
ット信号の出力を停止する。なお、リセット信号発生回
路３３1 〜３３4 は、ＣＲ型のパルス発振回路によっ
て、クロック信号Ｃ0 および分周信号Ｃａに対して非同
期なリセット信号を出力する。 【００２４】このような非同期なリセット信号でカウン
タ３０1 〜３０4 をリセット制御して、その分周信号Ｃ
1 〜Ｃ4 の出力位相を変化させることにより、各クロッ
ク入力端子２２1 〜２２4 から入力されるクロック信号
Ｃ1 ′〜Ｃ4 ′の分周信号Ｃａに対する位相をそれぞれ
の設定範囲内に追い込むことができる。 【００２５】次に、この信号多重装置２０の動作を図
２、図３のタイミングチャートにしたがって説明する。
なお、図２のタイミングチャートは、４つのパタン発生
器１1〜１4 のうちの１つのパタン発生器１1 に対する
多重信号装置２０の動作を示したものである。 【００２６】クロック発生器２５から図２の（ａ）のよ
うに出力されるクロック信号Ｃ0 はカウンタ２６によっ
て図２の（ｂ）のように計数され、そのカウンタ２６か
らは図２の（ｃ）に示す分周信号Ｃａが出力される。 【００２７】ここで、分周信号Ｃａを受けたカウンタ３
０1 が、例えば図２の（ｄ）に示すように、分周信号Ｃ
ａに対してＴ時間遅れた位相で分周信号Ｃ1 を出力し、
この分周信号Ｃ1 をクロック信号として受けたパタン発
生器１1 から、図２の（ｅ）、（ｆ）のように、分周信
号Ｃ1 に対してＴｄ時間（Ｔｄ＜１．５Ｔ）の遅れでク
ロック信号Ｃ1 ′およびデータ信号Ｄ1 （ｉ＋１）が入
力されたとする。 【００２８】このように、分周信号Ｃａに対して分周信
号Ｃ1 ′の位相が、２．５Ｔより少ない範囲で遅れてい
る期間では、判定回路３２1 の判定出力は、図２の
（ｇ）のようにハイレベルとなる。このハイレベルの判
定信号を受けているリセット信号発生回路３３1 は図２
の（ｈ）に示すようにあるタイミングｔにＴｗ幅のリセ
ット信号Ｒを出力する。 【００２９】このリセット信号を受けたカウンタ３０1
はＴｗ時間リセットされ、その出力は、リセットが解除
されてから最初のクロック信号Ｃ0 を受けて立ち上が
る。この移相制御により、例えば、カウンタ３０1 から
の分周信号Ｃ1 が図のように分周信号Ｃａに対して３Ｔ
時間遅れると、パタン発生器１1 からのクロック信号Ｃ
1 ′は、分周信号Ｃａに対して（３Ｔ＋Ｔｄ）時間遅れ
て入力されることになり、このクロック信号Ｃ1 ′の位
相が、図のように分周信号Ｃａに対して０．５Ｔ〜１．
５Ｔの範囲で進んでいなければ、判定信号はハイレベル
のままとなり、次のリセット信号の入力までこの状態が
維持される。 【００３０】そして、ｔ′時に出力されたリセット信号
Ｒ′によって、クロック信号Ｃ1 ′の位相が、分周信号
Ｃａに対して０．５Ｔ〜１．５Ｔの範囲で進むと、判定
信号が図２の（ｇ）のようにローレベルとなり、以後、
リセット信号の出力は停止し、パタン発生器１1 から入
力されるデータ信号Ｄ1 の位相は、分周信号Ｃａに対し
て０．５Ｔ〜１．５Ｔの範囲内で進んだ状態が維持され
る。 【００３１】上記動作は、他のパタン発生器１2 〜１4
に対しても、各カウンタ３０2 〜３０4 、位相比較器３
１2 〜３１4 、判定回路３２2 〜３２4 、リセット信号
発生回路３３2 〜３３4 によって同様に行なわれる。こ
の各パタン発生器に対する移相制御は、それぞれ数回の
リセットによって完了するので、リセット信号の数周期
分の時間が経過すれば、４つのパタン発生器１1 〜１4
から入力されるデータ信号Ｄ1 〜Ｄ4 の分周信号Ｃａに
対する位相は、図３の（ｃ）〜（ｆ）に示すように、そ
れぞれ設定された範囲内に入ることになる。 【００３２】即ち、パタン発生器１1 からのデータ信号
Ｄ1 は分周信号Ｃａに対し０．５Ｔ〜１．５Ｔの範囲の
進み位相となり、パタン発生器１2 、１3 からのデータ
信号Ｄ2 、Ｄ3 は分周信号Ｃａに対して±０．５Ｔの範
囲となり、パタン発生器１4からのデータ信号Ｄ4 は分
周信号Ｃａに対し０．５Ｔ〜１．５Ｔの遅れ位相となっ
てマルチプレクサ回路２７へ入力され、各データ信号は
カウンタ２６の計数出力の変化タイミングから十分離れ
たタイミングに変化することになる。したがって、マル
チプレクサ回路２７からは図３の（ｇ）のように、各系
列について正しいデータ順に多重化された信号が出力さ
れることになる。 【００３３】 【他の実施の形態】前記実施形態では、各判定回路３２
1 〜３２4 の判定範囲を各パタン発生器毎に設けていた
が、各パタン発生器１1 〜１4 からのデータ信号の位相
を、例えば分周信号Ｃａに対してすべて±０．５Ｔの範
囲に追い込むように設定しておき、データ入力端子２３
1 から入力されるデータ信号Ｄ1 については、３Ｔ時間
の固定遅延回路を介してマルチプレクサ回路２７へ入力
し、データ入力端子２３2 、２３3 から入力されるデー
タ信号Ｄ2 、Ｄ3 については、４Ｔ時間の固定遅延回路
を介してマルチプレクサ回路２７へ入力し、データ入力
端子２３4 から入力されるデータ信号Ｄ4 については、
５Ｔ時間の固定遅延回路を介してマルチプレクサ回路２
７へ入力するように構成してもよい。この場合、各固定
遅延回路として、プリント基板上にパターン形成した遅
延ラインや、ケーブル等を用いることができる。 【００３４】また、前記実施形態では、クロック信号Ｃ
0 を計数するカウンタ３０1 〜３０4 をクロック移相回
路として用い、これをリセット制御することによって、
その分周出力の位相を換えるようにしていたが、クロッ
ク信号Ｃ0 よりも高い周波数の信号をカウンタで分周さ
せそのカウンタをリセット制御すれば、より細かい位相
合わせが可能である。また、カウンタの代わりに分周信
号Ｃａと同一周波数の信号を発振する電圧制御発振器を
用い、位相比較回路の出力に応じて電圧制御発振器の出
力信号の位相を制御して、各パタン発生器からのクロッ
ク信号Ｃ1 ′〜Ｃ4 ′の分周信号Ｃａに対する位相を設
定範囲内にロックさせてもよい。 【００３５】また、前記実施形態では、クロック信号Ｃ
0 を各カウンタ３０で分周した信号をパタン発生器への
クロック信号として出力していたが、図４に示す信号多
重装置２０′のように、カウンタ３０1 〜３０4 の代わ
りに、マルチプレクサ回路２７を切り換えるためのカウ
ンタ２６の出力信号の位相を可変するクロック移相回路
４０1 〜４０4 を用い、各クロック移相回路４０1 〜４
０4 の移相量を、制御回路５０1 〜５０4 によって制御
するようにしてもよい。この場合、クロック移相回路４
０1 〜４０4 は、モータ等の回転制御によって機械的に
線路長を可変する構造のものや、電子スイッチ（例えば
ダイオードスイッチ）のオンオフ制御によって線路長を
可変する構造のものを用いることができる。 【００３６】また、前記実施形態は系列数ｎが４の場合
について説明したが、系列数ｎが２、８あるいは１６等
の場合でも、クロック移相回路、位相比較回路および制
御回路をその系列数分設ければ、前記同様に各データ信
号を正しく多重化することができる。 【００３７】 【発明の効果】以上説明したように、本発明の信号多重
装置は、クロック信号発生器から出力されたクロック信
号を分周して得られる分周信号と、各パタン発生器から
データ信号とともに入力されるクロック信号との位相を
それぞれ比較しその位相差が予め設定された範囲内にな
るように、各パタン発生器に対するクロック信号の位相
をそれぞれ独立に可変制御するように構成されている。 【００３８】このため、パタン発生器個々の遅延時間を
厳密に測定したり、また、その遅延時間にあったケーブ
ルを精度よく作成するという煩雑な作業が不要となり、
パタン発生器の内部の遅延時間やそのばらつき、パタン
発生器との間を接続するケーブルの長さのばらつき等を
全く考慮しなくても、各パタン発生器から入力されるデ
ータ信号の多重化を正しく行なうことができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の構成を示すブロック図
【図２】一実施例の動作を説明するためのタイミングチ
ャート 【図３】一実施例の動作を説明するためのタイミングチ
ャート 【図４】本発明の他の実施形態を示すブロック図 【図５】従来装置のブロック図 【図６】従来装置の動作を説明するためのタイミングチ
ャート 【符号の説明】 １1 〜１4 パタン発生器 ２０ 信号多重装置 ２５ クロック信号発生器 ２６ カウンタ ２７ マルチプレクサ回路 ３０1 〜３０4 カウンタ ３１1 〜３１4 位相比較回路 ３２1 〜３２4 判定回路 ３３1 〜３３4 リセット信号発生回路
ャート 【図３】一実施例の動作を説明するためのタイミングチ
ャート 【図４】本発明の他の実施形態を示すブロック図 【図５】従来装置のブロック図 【図６】従来装置の動作を説明するためのタイミングチ
ャート 【符号の説明】 １1 〜１4 パタン発生器 ２０ 信号多重装置 ２５ クロック信号発生器 ２６ カウンタ ２７ マルチプレクサ回路 ３０1 〜３０4 カウンタ ３１1 〜３１4 位相比較回路 ３２1 〜３２4 判定回路 ３３1 〜３３4 リセット信号発生回路
Claims (1)
- (57)【特許請求の範囲】 【請求項１】複数のパタン発生器（１１〜１ｎ）に供給
する第１のクロック信号を出力するための複数のクロッ
ク出力端子（２１１〜２１ｎ）と、 前記各クロック出力端子にそれぞれ対応して設けられ、
前記第１のクロック信号を受けた複数のパタン発生器か
ら前記第１のクロック信号と等しい周波数でそれぞれ出
力される第２のクロック信号を入力するための複数のク
ロック入力端子（２２１〜２２ｎ）と、 前記各クロック出力端子にそれぞれ対応して設けられ、
前記第１のクロック信号を受けた複数のパタン発生器か
ら前記第２のクロック信号にそれぞれ同期して出力され
るデータ信号（Ｄ１〜Ｄｎ）をそれぞれ入力するための
複数のデータ入力端子（２３１〜２３ｎ）と、 所定周波数の第３のクロック信号（Ｃ０）を出力するク
ロック信号発生器（２５）と、 前記各パタン発生器から前記各データ入力端子を介して
入力される複数系列のデータ信号を前記クロック信号発
生器から出力される第３のクロック信号に同期して多重
化して出力するマルチプレクサ回路（２７）と、 前記クロック信号発生器から出力される第３のクロック
信号を前記複数系列のデータ信号の系列数に等しい数
（ｎ）で分周する分周器（２６）と、 前記各クロック出力端子にそれぞれ対応して設けられ、
前記各パタン発生器から前記各クロック入力端子に入力
される第２のクロック信号（Ｃ１′〜Ｃｎ′）と前記分
周器から出力される分周信号（Ｃａ）との位相差をそれ
ぞれ検出する複数の位相比較回路（３１１〜３１ｎ）
と、 前記各クロック出力端子にそれぞれ対応して設けられ、
前記分周器から出力される分周信号と同一周波数でその
位相の変更が可能なクロック信号（Ｃ１〜Ｃｎ）を前記
第１のクロック信号として前記各クロック出力端子から
対応するパタン発生器へそれぞれ出力する複数のクロッ
ク移相回路（３０１〜３０ｎ）と、 前記各クロック出力端子にそれぞれ対応して設けられ、
前記各位相比較回路によって検出される各位相差がそれ
ぞれ予め設定された範囲内に入るように前記各クロック
移相回路の移相量を制御する複数の制御回路（３２１〜
３２ｎ、３３１〜３３ｎ）とを備え、 前記複数の制御回路は、前記分周器から出力される分周
信号の１周期内に前記マルチプレクサ回路で多重化され
るデータ信号にそれぞれ対応して入力される前記第２の
クロック信号のうち、その多重化の順序が先頭のデータ
信号に対応する第２のクロック信号が前記分周信号に対
して所定範囲内で進み位相となり、多重化の順序が最後
のデータ信号に対応する第２のクロック信号が前記分周
信号に対して所定範囲内で遅れ位相となり、その他のデ
ータ信号に対応する第２のクロック信号が前記分周信号
とほぼ同相となるように、前記各クロック移相回路の移
相量を制御するように構成されていることを特徴とする
信号多重装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11326996A JP3401610B2 (ja) | 1996-04-10 | 1996-04-10 | 信号多重装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11326996A JP3401610B2 (ja) | 1996-04-10 | 1996-04-10 | 信号多重装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09284250A JPH09284250A (ja) | 1997-10-31 |
| JP3401610B2 true JP3401610B2 (ja) | 2003-04-28 |
Family
ID=14607896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11326996A Expired - Fee Related JP3401610B2 (ja) | 1996-04-10 | 1996-04-10 | 信号多重装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3401610B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1873959A3 (en) * | 2006-06-30 | 2012-07-25 | Semiconductor Energy Laboratory Co., Ltd. | Clock synchronization circuit and semiconductor device provided therewith |
-
1996
- 1996-04-10 JP JP11326996A patent/JP3401610B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09284250A (ja) | 1997-10-31 |
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