SU993260A1 - Устройство дл логического управлени - Google Patents
Устройство дл логического управлени Download PDFInfo
- Publication number
- SU993260A1 SU993260A1 SU813287776A SU3287776A SU993260A1 SU 993260 A1 SU993260 A1 SU 993260A1 SU 813287776 A SU813287776 A SU 813287776A SU 3287776 A SU3287776 A SU 3287776A SU 993260 A1 SU993260 A1 SU 993260A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- elements
- inputs
- outputs
- Prior art date
Links
Landscapes
- Programmable Controllers (AREA)
Description
(54) УСТРОЙСТВО ДЛЯ ЛОГИЧЕСКОГО УПРАВЛЕНИЯ
Изобретение относитс к решающим устройствам и может быть использовано дл решени логических задач по временным булевым функци м в устройствах управлени и автоматики.
Известно логическое устройство, содержащее программный и логический блок, состо щий из сдвигающего регистра , злементов И,|ИЛИ, реле времени, дешифратора команд, инвертор входной переменной 1. . . : ;
Одн ако устройство характеризу р большим объемом.программы и низким быстродействием. .
Наиболее близким к предалагаемому по технической сущности вл етс логическое устройство, содержащее программный блок, дешифратор команд, входные и выходные злементы И, эле:менты ИЛИ, элемент НЕ входной переменной , сдвигающий регистр, элемент И, логический блок, реле времени, элемент пам ти, элемент НЕ, элемент И, триг.гер установки сдвигаклцего регистра , формирователь синхроимпульса , генератор импульсов, накопитель программ f2j .,
Однако при решении конъюнкции с п числом переменных необходимо иметь регистр сдвига на п разр дов и п
элементов И, подключенных к регистру сдвига. Это вызывает увеличение объема аппад)атуры, что снижает надёжность логического устройства.
Цель изобретени - сокращение объема аппаратуг л и повышение надежности устройства.
Поставленна цель достигаетс тем, что в устройстве, содержащем
Ш последовательно соединенные программный блок, состо щий из последовательно соединенных генератора импуль;Сов и блока пам ти,дешифратор Команд, перва и втора группы выходов кото15 рого подключены соответственно к первым входам входных элементов И группы и выходных злементов И группы , вторые входы выходных элементов и группы и последнего входного эле20 мента И группы подключены к выходу блока логического умножени , содержащегю элемент НЕ и элемент И, вто рой вход первого входного элемента И группы подключен через реле времени
25 к выходу первого выходного элемента И группы, второй вход входного элемента И группы подключен через узел пам ти к выходу второго выходного элемента И группы, вторые входы 30 всех последующих входных злементов И
группы, кроме последнего, подключены к входам переменных устройства, выходы входных элементов И группы соединны с входами элемента ИЛИ, выход которого подключен к первому входу Элемента НЕ блока логического умноже|Нгг ,; второй вход которого подключен к выходу признака инвертировани бло пам ти программного блока, выход первого разр да адреса которого подключен к первому входу первого злемента И и через элемент НЕ - к первому входу второго элемента И, вто- рыё1 входы первого и второго элементов И подключены к выходу формировател синхроимпульса, вход которого подключен к выходу генератора импульсов программного блока, выходы первого и второго элементов И подключены к соответствующим входам триггера, единичный выход триггера подключен к входу формировател импульса , выходы выходных элементов И группы, кроме первого и второго, вл ютс выходами устройства, блок логического умножени содержит два счетчика и схему сравнени выход ко торой подключен к выходу блока.логического умножени , первый и второй входы схемы сравнени подключены к выходам первого и второго счетчика соответственно, выход формировател синхроимпульса подключен к счет ному входу первого счетчика и к первому йходу элемента И, второй вход крторого подключен к выходу элемента НЕ, выход элемента И подключен к счетному входу второго счетчика, -управл емые входы первого и второго счетчиков подключены к вызводу первого разр да сцфеса блока пам ти программного: блока, входы установки первого и второго счетчиков подключены к выходу формировател импульса.
На чертеже приведена структурна схема устройства.
Устройство содержит программный блок 1, состо щий из генератора 2 игетульсов и блока 3 пам ти,дешифратор 4 команд, входные элементы И 5-9 группы, выходные элементы И 10-13 группы, элемент ИЛИ 14, блок 15 лон ического умножени , состо щий иэ элемента НЕ 16, элемента И 17, счетчика 18, счетчика 19, схемы 20 сравнени , реле 21 времени, узел 22 пам ти, триггер 23, формирователь 24 импульсов, формирователь 25 син чхроимпульса ,элемент НЕ 26, элементы И 27 и 28.
Устройство работает следующим образом .
Генератор 2 импульсов программного блойа 1 управл ет работой блока 3, который вырабатывает команду, состо щую из адреса входного и выходного элемента И и признака инвертировани входной переменной. Дешифратор
4 команд преобразует код выбранною адреса в управл ющий сигнал, подаваемый на входы соответствующих элементов И 5-13. Одновременно сигнал инвертировани входной переменной подаетс в блок 15 на управл ющий вход элемента НЕ 16, .формирователь 25 формирует синхроимпульс. Входные переменные , закодированные цифрами О и поступают на входы элементов И 7 и 8, системы обегающего контрол или непосредственно с датчи|рв. Нар д с входными переменными на вход элемента И 5 подаетс сигнал с выхода реле 21 времени, на вход элемента И 6 - с выхода узла 22 пам ти, а на вход элемента И 9-13 - с выхода блока 15. По сигналу с дешифратора 4 команд открываетс один из входных элементов И 7 и В., входна переменна через элемент ИЛИ 14 и элемент НЕ 16 поступает на вход элемента И 17. С выхода формировател 25 импульс синхронизации поступает на счетный вход счетчика 19 и через элемент И 17, управл емыйвходной переменной, на счетный вход счетчика 18. Сигнал с прогргиимного блока 1 (первый разр д кода адреса) разрешает запись в счетчики 18 и 19, выходы которых подключены соответственно к входу схемы 20 сравнени . Таким образом, счетчик 18 определ ет число входных переменных, а счетчик 19 - число тактов, вырабатываемых генератором 2 импульсов, нeoбxoди вJx дл управлени работой блока 3. Так, при решении конъюнкции, состо щей из п числа переменных, необходимо п тактов управлени блоком.3, это- число и записываетс в счетчик 19, а в счетчик 18 записываетс п число перемен х в эависимотси от признака инвертировани входной переменной
После окончани решени конъюнкции по команде с блока 3 открываетс один из выходных элементов И 10-13 и на их выходах по: вл етс сигнал результата логического умножени , выполненной схемой20 сравнени над числами, записанными в счетчиках 18 и 19.
Описанным выше способом провер ютс все элементарные произведени , составл ющие функцию., и если хот бы одно иэ них равно 1, то на выходах выходных элементов И 10-13 по вл етс сигнал, включак ций исполнительное устройство. Сигнсш с блока 3, разрешющий запись в счетчики 18 и 19, поступает также на элемент И 28 и через элемент НЕ 26 на элемент И 27. На вторые входы элементов И 27 и 28 подаетс синхроимпульс с формировател ,25, Выходы элементов И 27 и 28 подключены соответственно ко входам Уст. О и Уст, триггера 23. Таким, 9бразом, по приходу -синхроимпульса триггер 23 устанавливаетс в состо ние, которое -определ етс fttaчением первого разр да кода адресе. Следовательно; при решении конъюнк 1ДИИ триггер 23 находитс в единичном состо нии а при ш даче результатов в нулевом. Сигнал с е ничного щхода триггера 23 поступает на формиро ватель 24 импульсов/ котор гЛ формирует илшульс устгшовкй. счетчиков 18 Vi 19 по переднему 4ФОНТУ входного сигнала. По началу вычислени новой конъюнкции сфор1И1и рованный импульс устгшавливает все разр ди счетчиков 18 и 19 в исходное (нулевое) состо ние Таким образом, введение новых блоков позвол ет уменьшить объем аппаратурм и повысить надежность работы .устройства за счет уменьшени коли- чества разр дов при вычислении конъюнкФормула изобретени Устройство дл логического управлени , содержащее йоследовательно соединенные программный блок, состо щий из последовательно соединенных . Генератора и блока пгш ти; дешифратор комайд, перва и втора группы Ш91ходов которого подключены ссютветственно к первым входам вхОд ных элементов И группа и таосодных элементов И группы, вторые входы выт ходных;элементов И группы.и последвего входного элемеита И группы подколочены к выходу блока логического жени ,содержащего элемент НЕ и элемент И,второй вход первого входного элемента И группы подк пючен через реле времени к выходу первого выхЬднО го элемента И группы, ззторой вход второго Входного элемента И группы подключей через узел пам ти к выходу . второго выходного эл1 4ента И группы, входа всех последупцих входных элементов И группы, кроме последнего , подключены к входам пере- менных устройства,; выходы вэюднше элементов И групгш соединены с входами элемента- ИЛИ, выход которого подключен к первому входу элемента НЕ блока логического умножени , второй вход которого подключен к шисоду при.з нака инвертировани блока пам ти f программного блока, выход первого раа р да которого подключен к первому входу первого элемента И и через НЕ - к первому входу второго элемента и,-вторые входы Первого и второго элементов И подключены к выходу формировател синзфоимпульса/ вход которого; подключен к выходау генератора импульсов программного блока, выходы первого и второго элементов И подключены к соответствуюцим входил триггера, единичный выход т4 иггера подключен к . входу формировател импульса, выходы выходшых.элементов И группы, кроме первого и второго, вл ютс выходами устройства, о т л и ч а ю ц еее , что, с целью уменьшеии объ&ла аппаратуры и погашени надеж ности, блок логического умножени содержат дВа счетч1та и схему сравнени , внход которой подключен к выходу блока логического умножени , первый и -втсфой входы схемы ср внени подключены к выходам первого и BTOpord счетчика соответственно, выход формщюв тел синхроимпульса подKJB04eH к сфетвому входу первого счетчика и к входу элемента И, второй вход которого подключен к выходу элеисевФа.ИБ, выход И i подключен к счетному входу второго счетчика, управл емые входы первого и второго сметчиков подключены к выходу первого разр да адреса блока пам ти про1ра шиого блока, входы ус-, тшовки п фвого и второго счетчиков подкгаогчены к шоходу формировател импульса . . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР I 189630, кл. G 06 F 9/06, 1д64. 2.Авторское свидетельство СССР 591858,л, G 06 F 9/06, L прототип ).
Claims (2)
- Формула изобретенияУстройство для логического управления, содержащее последовательно соединенные программный блок, состоящий из последовательно соединенных . Генератора импульсовя блока памяти; дешифратор команд, первая и вторая группы выходов которого подключены соответственно к первым входам входных элементов И группы и выходных элементов И группы, вторые входы выходных ·. элементов И группы, и последнего входного элемента И группы подключены к выходу блока логического умножения .содержащего элемент НЕ и элемент И,второй вход первого входного элемента И группы подключен через реле времени к выходу первого выходного элемента И группы,второй вход второго входного элемента И группы подключен через узел памяти к выходу . второго выходного элемента И группы, вторые входы всех последующих входных элементов И группы, кроме последнего, подключены к входам пере*менных устройства, выходы входных элементов И группы соединены с входа25 выход которого подми элемента- ИЛИ, ключей к первому входу элемента НЕ блока логического умножения, второй *· вход которого подключен к выходу приз1 нака инвертирования блока памяти ι программного блока, выход первого ра! ряда адреса которого подключен к первому входу первого элемента И и через элемент НЕ — к первому входу второго элемента И,-вторые входы первого и второго элементов И подключены к выходу формирователя синхроимпульса, вход которого; подключен к выходу генератора импульсов программного блока, выходы первого и 15 второго элементов И подключены к соответствующим входам триггера, единичный выход триггера подключен к входу формирователя импульса, выходы 'выходных.элементов И группы, кроме первого и второго, являются выходами устройства, о т л и ч а ю щ ее с я тем, что, с целью уменьшения объема аппаратуры и повышения надежности, блок логического умножения содержит два счетчика и схему сравнения, выход которой подключен к выходу блока логического умножения, :первый и второй входа схемы сравне|ния подключены к выходам первого и второго счетчикасоответственно, выход формирователя синхроимпульса подключен к сметному входу первого счетчика и к первому входу элемента И,_ второй вход которого подключен к выходу элемента. НЕ, выход элемента и i подключен к счетному входу второго счетчика, управляемые входы первого и второго счетчиков подключены к выходу первого разряда адреса блока памяти программного блока, входы установки первого и второго счетчиков подключены к выходу формирователя импульса.. Источники информации, принятые во внимание при экспертизе1. Авторское свидетельство СССР I» 189630, кл. G Об F 9/06, 1064.
- 2. Авторское свидетельство СССР № 591858,ЖЛ. G 06 F 9/06,1976 ·_.(прототип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813287776A SU993260A1 (ru) | 1981-01-29 | 1981-01-29 | Устройство дл логического управлени |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813287776A SU993260A1 (ru) | 1981-01-29 | 1981-01-29 | Устройство дл логического управлени |
Publications (1)
Publication Number | Publication Date |
---|---|
SU993260A1 true SU993260A1 (ru) | 1983-01-30 |
Family
ID=20957875
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU813287776A SU993260A1 (ru) | 1981-01-29 | 1981-01-29 | Устройство дл логического управлени |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU993260A1 (ru) |
-
1981
- 1981-01-29 SU SU813287776A patent/SU993260A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU993260A1 (ru) | Устройство дл логического управлени | |
SU1653154A1 (ru) | Делитель частоты | |
SU1388921A1 (ru) | Устройство дл контрол числа циклов работы оборудовани | |
SU591858A2 (ru) | Логическое устройство | |
SU1211723A1 (ru) | Устройство дл управлени системой обегающего контрол | |
SU1094137A1 (ru) | Формирователь последовательности импульсов | |
SU1660150A1 (ru) | Формирователь длительности импульсов | |
SU1005026A1 (ru) | Устройство дл определени количества единиц в двоичном коде N-разр дного числа | |
SU433475A1 (ru) | Логический автомат | |
SU997255A1 (ru) | Управл емый делитель частоты | |
SU841123A1 (ru) | Делитель частоты следовани импульсовС пРОгРАММНыМ упРАВлЕНиЕМ | |
SU450156A1 (ru) | Распределитель импульсов | |
SU382146A1 (ru) | Устройство для сдвига чисел | |
SU468237A1 (ru) | Устройство дл сравнени чисел | |
SU993460A1 (ru) | Пересчетное устройство | |
SU1439748A1 (ru) | Шифратор | |
SU1201855A1 (ru) | Устройство дл сравнени двоичных чисел | |
SU1150622A1 (ru) | @ -Разр дный распределитель импульсов | |
SU1403059A1 (ru) | Устройство дл сортировки массивов чисел | |
SU1012239A1 (ru) | Устройство дл упор дочивани чисел | |
SU1659984A1 (ru) | Устройство дл ситуационного управлени сложными объектами | |
SU1307581A1 (ru) | Устройство дл контрол последовательности импульсов | |
SU881735A1 (ru) | Устройство дл сортировки чисел | |
SU1221743A1 (ru) | Управл емый делитель частоты следовани импульсов | |
SU1089764A1 (ru) | Кольцевой счетчик |