SU951402A1 - Data shift device - Google Patents

Description

( УСТРОЙСТВО ДЛЯ СДВИГА ИНФОРМАЦИИ(DEVICE FOR SHIFT INFORMATION

Изобретение относитс  к импульсной технике и может быть использовано в устройствах выработки управл ющих сигналов. Известны устройства дл  сдвига информации, содержащие запоминающие элементы и счетчики, определ ющие количество тактов запоминани  i Недостатком таких устройств  вл етс  потер  информации о длительности задерживаемого .импульса. Наиболее близким по технической сущности к изобретению  вл етс  устройство дл  сдвига информации, содержащее последовательно соединен ные элемент НЕ, запоминающий элемент , элемент И и счетчик, а также последовательно соединенные реверси ный счетчик, -дешифратор и триггер, и кроме того, генератор тактовых импульсов. Вход элемента НЕ соедине с входом разрешени  счета реверсивного счетчика, выход генератора так товых импульсов соединен со счетным входом реверсивного счетчика и вторым входом элемента И, выход счетчика соединен со вторым входом запоминающего элемента и вторым входом RS-триггера, а выход RS-триггера соединен со входом разрешени  обратного счета реверсивного счетчика и  вл етс  выходом устройства t2J. Однако известное устройство обладает ограниченными функциональными возможност ми - не позвол ет осуществить временной сдвиг группы импульсов с сохранением информации о длительности каждого импульса и длительности интервалов между ними. Цель изобретени  - расширение области применени  устройства за счет выполнени  им функций задержки последовательности информационных сигналов, длительности и интервалы между которыми кратны периоду тактовых сигналов, с сохранением в сдвинутом сигнале значений этиЯ длительностей и интервалов.The invention relates to a pulse technique and can be used in control signal generation devices. Devices for shifting information are known that contain memory elements and counters determining the number of memory cycles. A disadvantage of such devices is the loss of information about the duration of the delayed pulse. The closest to the technical essence of the invention is a device for shifting information, comprising a series-connected element NOT, a storage element, an element And and a counter, as well as a series-connected reversible counter, a decoder and a trigger, and in addition, a clock pulse generator. The input of the element is NOT connected to the resolution input of the reversible counter, the output of the generator of pulse pulses is connected to the counting input of the reversible counter and the second input of the element I, the output of the counter is connected to the second input of the storage element and the second input of the RS flip-flop, and the output of the RS-trigger is connected to the reverse count enable input of the up / down counter is the output of the t2J device. However, the known device has limited functionality — it does not allow for a time shift of a group of pulses while retaining information about the duration of each pulse and the duration of the intervals between them. The purpose of the invention is to expand the field of application of the device by performing the functions of delaying the sequence of information signals, the duration and intervals between which are multiples of the period of clock signals, while maintaining the values of these durations and intervals in the shifted signal.

Поставленна  цель достигаетс  тем, что в устройство дл  сдвига информации , содержащее последовательно сое- . диненные запоминающий элемент, элемент И, счетчик и элемент НЕ, причем выход запоминакхцего элемента соединен с первым входом элемента И, выход которого соединен с входом счетчика , второй вход элемента И соединен с тактовым входом устройства, а пер- ю The goal is achieved by the fact that in a device for shifting information containing successively co -. The storage element, the element AND, the counter and the element are NOT, the output of the memory element is connected to the first input of the element AND whose output is connected to the input of the counter, the second input of the element AND is connected to the clock input of the device, and the first

выи вход запоминающего элемента  вл етс  информационным входом устройства, в него введены регистр сдвига, элемент И-НЕ, второй и третий элементы И, а также блок формировани  задержан-)5 лов ных сигналов, вход которого соединен с выходом счетчика, первый выход сое динен с входом элемента НЕ и первым входом элемента И-НЕ, а второй выход - со вторым входом запоминающего элемента -и вторым входом счетчика , первый вход регистра сдвига соединен с первым входом запоминающего элемента, второй вход регистра сдвига - свыходои второго элемента И, а выход регистра сдвига соединен с вторым входом элемента И-НЕ и вторым входом третьего элемента И, первый вход которого соединен с выходом элемента НЕ, второй вход второго эле мента И соединен с выходом элемента И-НЕ, первый вход второго элемента И  вл етс  тактовым входом устройств а выход третьего элемента И  вл етс  выходом устройства. На чертеже представлена функциона на  электрическа  схема предлагаемог устройства. Устройство дл  сдвига информации содержит запоминающий элемент 1, регистр сдвига 2, первый элемент И 3, сметчик k, блок формировани  задержанных сигналов 5, второй элемент И 6, элемент И-НЕ 7, элемент НЕ 8 и третий элемент И 9, выход которого  вл етс  выходом устройства. Вход 10 вл етс  информационным, а вход 11- тактовым входом устройства. Устройство работает следующим образом . Входной импульсный сигнал, представл ющий собой последовательность импульсов с кратными периоду тактовых сигналов длительност ми и интервалами , поступающий на информационны вход 10, устанавливает запоминающий элемент 1 в состо ние, при котором разрешаетс  прохождение тактовых импульсов через первый элемент И 3 наThe storage input of the memory element is an information input of the device, a shift register, an AND-NOT element, the second and third AND elements, and also a block of forming delayed 5 input signals, the input of which is connected to the output of the counter, are entered into it. with the input of the element NOT and the first input of the element NAND, and the second output with the second input of the storage element — and the second input of the counter, the first input of the shift register is connected to the first input of the storage element, the second input of the shift register — the output of the second element AND, and you One shift register is connected to the second input of the NAND element and the second input of the third element AND, the first input of which is connected to the output of the NO element, the second input of the second element AND is connected to the output of the AND-NOT element, the first input of the second AND element is a clock input devices and the output of the third element is the output of the device. The drawing shows the function of the electrical circuit of the proposed device. The device for shifting information contains a storage element 1, a shift register 2, the first element AND 3, the estimator k, the block forming the delayed signals 5, the second element AND 6, the element AND-NE 7, the element 8 and the third element AND 9, the output of which is the output of the device. Input 10 is informational, and input 11 is a clock input of the device. The device works as follows. The input pulse signal, which is a sequence of pulses with multiples of the period of the clock signals, durations and intervals, arriving at the information input 10, sets the storage element 1 to a state in which the passage of the clock pulses through the first element 3 is allowed

счетный вход счетчика , и одновременно поступает на информационный вход регистра сдвига 2. В исходном состо нии на первом и втором выходах блока формировани  задержанных сигналов 5 имеютс  положительные потенциалы , а выход старшего разр да регистра сдвига находитс  в состо нии логического нул . Поэтому на the counting input of the counter, and simultaneously arrives at the information input of the shift register 2. In the initial state, the first and second outputs of the delayed-signal conditioning unit 5 have positive potentials, and the output of the higher bit of the shift register is in the logical zero state. Therefore, on

Claims (2)

ческа  единица, и через второй элемент И 6 на управл ющий вход регистра сдвига 2 проход т тактовые импульсы . Продвижение входных сигнавыходе элемента И-НЕ 7 будет логипо регистру сдвига 2 будет проИСХОДИТЬ до тех пор, пока первый импульс последовательности не достигнет старшего разр да регистра сдвига 2 и не установит его в состо ние логической единицы. После этого выходной потенциал элемента И-НЕ 7 измен етс  на логический нуль, вследствие чего второй элемент И 6 закрываетс  дл  прохождени  тактовых импульсов с тактового входа 11 и продвижение информации в регистре сдвига 2 прекращаетс . Счетчик k продолжает счет до того момента, когда набранный на нем код станет равным выраженному в числе интервалов тактовой частоты требуемому времени задержки информации. При достижении этого значени  кода на первом выходе блока формировани  задержанных сигналов 5 по вл етс  запрещающий потенциал, вызывающий по вление на выходе элемента И-НЕ 7 логической единицы вне зависимости от состо ни  старшего разр да регистра сдвига 2„ Одновременно по вл етс  логическа  единица на вы ходе элемента НЕ 8, Второй элемент И 6 снова будет пропускать на регистр сдвига тактовые импульсы, и записанна  в регистр сдвига 2 последовательность импульсов будет поступать с его выхода на второй вход третьего элемента И 9, на первом входе которого имеетс  логическа  единица с выхода элемента НЕ 8. Задержанна  последовательность импульсов проходит при этом на выход третьего элемента И 9,  вл ющийс  выходом устройства. Этот режим работы сохран етс  до того момента времени, когда набранный на счетчик 4 код станет равным выраженному в числе интервалов тактовой частоты требуемому времени задержки информации плюс число разр дов регистра сдвига 2, При достижении этого значени  кода со второго выхода бло ка формировани  задержанных сигналов 5 на второй вход запоминающего элемента 1 и второй вход счетчик 4 поступает импульс, устанавливающий в нуль счетчик Ц и перевод щий запоминающий элемент 1 в состо ние, запрещающее прохождение тактовых импульсов через первый элемент И 3. Одновременно на первом выходе блока формировани  задержанных сигналов 5 по вл етс  разрешающий потенциал. Схема возвращена в исходное состо ние и готова к обработке следующей последовательности импульсов. Блок формировани  задержанных сигналов 5 может быть выполнен, например , на RS-триггере и двух элементах И с числом входов, равным числу разр дов счетчика j Входы первого и второго элементов И блока соединены с пр мыми и инверсными выходами разр дов счетчика k в комбинаци х , обеспечивающих изменение выходного состо ни  элементов И при наборе на счетчике 4 двух указанных значений кодов. Выход первого элеме та И соединен с S-входом триггера, выход второго элемента И - с R-входом триггера, выход второго элемента И - с R-входом триггера. Инверсный выход RS-триггера  вл етс  первым , а выход второго элемента И вторым выходом блока формировани  задержанных сигналов в данном варианте его построени . Предлагаемое устройство позвол ет осуществл ть задержку на достато но большое число тактов последовательности информационных сигналов, длительность и интервалы между которыми кратны периоду тактовых сигналов . Формула изобретени  Устройство дл  сдвига информации содержащее запоминающий элемент. элемент И, счетчик и элемент НЕ, причем выход запоминающего элемента соединен с первым входом элемента И, выход которого соединен с входом счетчика , второй вход элемента И соединен с тактовым входом устройства., а первый вход запоминающего элемента  вл етс  информационным входом устройства , отличающеес  тем, что, с целью расширени  области применени  устройства за счет выполнени  функций задержки последовательности информационных сигналов, дли- тельность и интервалы между которыми кратны периоду тактовых сигналов, в него введены регистр сдвига, второй и третий элементы И, элемент ИНЕ и блок формировани  задержанных сигналов, вход которого соединен с выходом счетчика, первый выход соединен с входом элемента НЕ и первым входом элемента И-НЕ, а вторсй выход - с вторым входом запоминающего элемента и вторым входом счетчика, первый вход регистра сдвига соединен с первым входом запоминающего элемента , второй вход регистра сдвига с выходом второго элемента И, а выход регистра сдвига - с вторым входом элемента И-НЕ и вторым входом третьего элемента И, первый вход которого соединен с Выходом элемента НЕ, второй вход второго элемента И соединен с выходом элемента И-НЕ, первый вход второго элемента И  вл етс  тактовым входом устройства, а выход третьего элемента И  вл етс  выходом устройства. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 23176, кл. G П С 19/00, 1973. A cicon unit and clock pulses pass through the second element 6 to the control input of shift register 2. The input signal output of the NAND 7 element will be shifted to the shift register 2 until the first pulse of the sequence reaches the high bit of shift register 2 and sets it to the state of the logical unit. After that, the output potential of the element AND-NE 7 is changed to a logical zero, as a result of which the second element And 6 is closed for passing the clock pulses from the clock input 11 and the information advancement in shift register 2 is stopped. The counter k continues to count until the time when the code dialed on it becomes equal to the required information delay time expressed in the number of clock frequency intervals. When this code value is reached, at the first output of the delayed signals forming unit 5, a inhibitory potential appears causing the logical unit 7 output at the output of the NAND element 7 regardless of the state of the high bit of the shift register 2. At the same time, the logical unit appears you are NOT element 8, the second element And 6 will again pass pulses to the shift register, and the sequence of pulses written to shift register 2 will come from its output to the second input of the third element 9, the first m input of which there is a logic one from the output of NOT circuit 8. The pulse sequence detention passes while the output of the third AND gate 9 is yuschiys output device. This mode of operation is maintained until the moment when the code dialed to counter 4 becomes equal to the required information delay time expressed in the number of clock frequency intervals plus the number of shift register bits 2. When this code value is reached from the second output of the delayed signal generation unit 5 The second input of the storage element 1 and the second input of the counter 4 receives a pulse, setting the counter C at zero and transferring the storage element 1 to a state that prohibits the passage of clock pulses through n The first element is AND 3. At the same time, at the first output of the block for the formation of the delayed signals 5, a resolving potential appears. The circuit is returned to its original state and is ready for processing the next sequence of pulses. The delayed signals forming unit 5 can be performed, for example, on an RS flip-flop and two elements AND with a number of inputs equal to the number of bits of the counter j The inputs of the first and second elements of the AND block are connected to the direct and inverse outputs of the bits of the counter k in combinations , providing a change in the output state of the AND elements when dialing on the counter 4 two specified code values. The output of the first element And is connected to the S-input of the trigger, the output of the second element And - with the R-input of the trigger, the output of the second element And - with the R-input of the trigger. The inverse output of the RS flip-flop is the first one, and the output of the second element is the second output of the block of the formation of delayed signals in this version of its construction. The proposed device makes it possible to delay a rather large number of cycles of the sequence of information signals, the duration and intervals between which are multiples of the period of the clock signals. Formula of the Invention A device for shifting information containing a storage element. The element AND, the counter and the element NOT, the output of the storage element connected to the first input of the element AND whose output is connected to the input of the counter, the second input of the element AND connected to the clock input of the device, and the first input of the storage element being the information input of the device, characterized by that, in order to expand the field of application of the device due to the performance of the delay functions of the sequence of information signals, the duration and intervals between which are multiples of the period of the clock signals, the shifting unit, the second and third elements AND, the INE element and the delayed signals forming unit, the input of which is connected to the counter output, the first output connected to the input of the element NOT and the first input of the element NAND, and the second output to the second input of the storage element and the second the input of the counter, the first input of the shift register is connected to the first input of the storage element, the second input of the shift register with the output of the second element AND, and the output of the shift register - with the second input of the element AND-NOT and the second input of the third element AND whose first input The second input of the second element AND is connected to the output of the NAND element, the first input of the second element AND is the clock input of the device, and the output of the third element AND is the output of the device. Sources of information taken into account in the examination 1. USSR author's certificate number 23176, cl. G P S 19/00, 1973. 2.Авторское свидетельство СССР по за вке N 29176 46/18-2, кл. G 11 С 19/00, 1980 (прототип).2. USSR author's certificate in application N 29176 46 / 18-2, cl. G 11 C 19/00, 1980 (prototype).