SU943747A1 - Устройство дл контрол цифровых интегральных схем - Google Patents

Description

Изобретение относитс  к вычислительной технике и может быть исполь зовано дл  контрол  цифровых электр ных схем. Известны устройства дл  контрол  схем цифровых вычислительных машин, содержащиеблок индикации, преобразователь-коммутатор , блок управлени , блок эталонов, компаратор, ана лизатор пол рности импульсов, регис фиксации импульсов, дешифратор выде лени  1ошибок, блок сравнени , блок ввода и регистрации . Недостаток этих устройств состоит в их сложности. близким к изобретению  вл етс  устройство дл  автоматического контрол  больших интегральных схем, содержащее компаратор и блок формирователей сигналов, соединенные с контролируемой схемой, блок анализа годности, соединенный входом с выходом компаратора, а выходом - с блоком индикации годности коммутатор, подключенный выходом ко входу блока адреса контакта контролируемой схемы, а входом - к выходу блока управлени , блок задани  программы , блок распределени  тестовых команд, блок задани  выходных результатов , соединенный с первыми входами блока сравнени , вторые входы которой подключены к:соответствующим выходам вычислител  и блока цифровой индикации . Недостатки этого устройства заключаютс  а его сложности и больших аппаратурных затратах. Целью изобретени   вл етс  сокращение аппаратурных затрат. Поставленна  цель достигаетс  тем, что в устройство, содержащее генератор тактовых импульсов, группу формирователей вход(1х сигналов, выход которой  вл етс  информационным выходом устройства, компаратор, первый вход которого  вл етс  первым информационным входом устройства, а выход соединен через регистр ошибок с выходом индикации неисправностей устройства, коммутатор, первый управ л ющий вход которого соединен через регистр управлени  с управл ющим вхо дом устройства, схему сравнени  и ре гистр конечного адреса, вход которого  вл етс  адресным входом устройства , введены буферный регистр, блок пам ти, счетчик адреса, триггер режима и элемент И, причем входы элеме та И соединены соответственно с выходами генератора тактовых импульсов и схемы сравнени , входы которой под ключены соответственно к выходам регистра конечного адреса и счетчика адреса и к адресному входу блока паГруппы формирователей ВХОДНЫХ сигналов и вторым входом компаратора, а управл ющим входом - с первым выходом триггера режима, вход которого  вл етс  входом задани  режима пам ти устройства, а второй выход соединен со вторым управл ющим входом коммутатора, выход которого подключен к информационному входу блока па м ти, а информационный вход - к выхо ду буферного регистра, информационный вход которого  вл етс  вторым информационным входом устройства, а тактовый вход подключен к выход элемента И и тактовым входам коммутатора и счетчика адреса. На чертеже приведена структурна  схема устройства. Схема содержит цифровую вычислительную машину (ЦВМ) 1, регистр 2 конечного адреса, схему сравнени , 3, элемент И 4, генератор 5 тактовых импульсов, счетчик 6 адреса, пам ть 7 на сдвиговых регистрах с последовательной выборкой, триггер 8 режи ма (запись-считывание) , коммутатор 9, регистр 10 управлени , группу формирователей 11 входных сигналов. буферный регистр 12 сдвига, контроли руема  схема 13, компаратор , регистр ошибок 15. Устройство работает следующим образом. В исходном состо нии все регистры и счетчик 6 установлены в О, элемент И k закрыт сигналом схемы сравнени  3. Из ЦВМ 1 в регистр 10 записываетс  признак последовательной за грузки и позиционный код номера сдви гового регистра пам ти 7 В буфер 7 ный регистр 12 параллельным кодом записываетс  часть тестовой последовательности дл  одного вывода контролируемой схемы 13, равна  по длине формату машинного слова ЦВМ 1. Триггер 8 устанавливаетс  в состо ние , соответствующее режиму записи информации в пам ть 7. Затем в регистр 2 из ЦВМ 1 записываетс  код конечного адреса пам ти НК, где М - количество разр дов буферного регистра 12 (или формат машинного слова ЦВМ 1), ,2,3,...номер цикла зписи информации в буферный регистр 12. Схема сравнени  3 открывает элемент И Ц, через который тактовые импульсы от генератора 5 поступают на входы счетчика 6, буферного регистра 12 и через коммутатор 9 на вход пам ти 7. Информаци  из буферного регистра 12 последовательным кодом переписываетс  в сдвиговый регистр пам ти 7, выбранный при помощи регистра 10, прич.ем сдвиг содержимого остальных сдвиговых регистров пам ти 7 блокируетс . Счётчик 6 суммирует тактовые импульсы, поступающие одновременно на сдвигающие входы пам ти 7 и буферного регистра 12. При достижении содержимым счетчика 6 значени i кода конечного адреса , хран щегос  в регистре 2, схема сравнени  3 закрывает элемент И 4, который блокирует поступление тактовых импульсов от генератора 5 в счетчик 6. На этом цикл записи информации заканчиваетс  Затем в буферный регистр 12 записываетс  из ЦВМ 1 следующее машинное слово тестовой последовательности , а в регистр 2 - конечный адрес следующего цикла записи, и цикл повтор етс  до заполнени  выбранного сдвигового регистра пам ти 7, после чего счетчик 6 и регистр 2 привод тс  в исходное состо ние. В регистр 10 записываетс  из ЦВМ 1 позиционный код номера следующего сдвигового регистра пам ти 7, и процесс повтор етс  до заполнени  необходимого количества сдвиговых регистров пам ти 7, определ емого количеством выводов контролируемой схемы 13.. Введенна  в пам ть тестова  последовательность из.пам ти 7 подаетс 

на вход компаратора 1Д и через формирователи 11 - на входы контролируемой схемы 13, с соответствующих выхрдов которой сигналы поступают на другие входы компаратора 1. Результат анализа в компараторе фиксируетс  в регистре 15 и выдаетс  из него на вход ЦВМ 1.

Таким образом, устройство, облада  меньшим объемом оборудовани  обеспечивает проверку функционировани  функциональных узлов, реализованных , в частности, на больших интегральных схемах.

Claims (2)

1.Авторское свидетельство СССР по за вке № ZSOOtSS/lS-Zi,

кл. G 06 F , 1977.

2.Авторское свидетельство СССР № 508788, кл. G Об F 15Л6, 197

(прототип).

г

ft

13

f5

12

15

fif