SU932567A1 - Запоминающее устройство - Google Patents

Запоминающее устройство Download PDF

Info

Publication number
SU932567A1
SU932567A1 SU762412420A SU2412420A SU932567A1 SU 932567 A1 SU932567 A1 SU 932567A1 SU 762412420 A SU762412420 A SU 762412420A SU 2412420 A SU2412420 A SU 2412420A SU 932567 A1 SU932567 A1 SU 932567A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
address
registers
outputs
bus
Prior art date
Application number
SU762412420A
Other languages
English (en)
Inventor
Валентин Валентинович Реутов
Original Assignee
Таганрогский радиотехнический институт им. В.Д.Калмыкова
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Таганрогский радиотехнический институт им. В.Д.Калмыкова filed Critical Таганрогский радиотехнический институт им. В.Д.Калмыкова
Priority to SU762412420A priority Critical patent/SU932567A1/ru
Application granted granted Critical
Publication of SU932567A1 publication Critical patent/SU932567A1/ru

Links

Landscapes

  • Multi Processors (AREA)

Description

(5) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО
Изобретение относитс  к вычислительной технике и Может быть использовано при обмене информацией в многопроцессорных вычислительных системах . Известно многоканальное запоМинаЮ1Дее устройство, представл ющее многофункциональное запоминающее уст ройство дл  многоканального пересчета единичных приращений с пространствен ным делением нескольких каналр записи , содержащее  чейки пам ти с элементами пам ти на ферритовых сердечниках , формирователи сигналов по адресным , разр дным и установочным шинам, усилители считывани , триггеры переноса., которые хран т перед записью поступившие по каналам записи сигналы, схемы управлени  суммированием во всех  чейках пам ти fl. Недостатками этого устройства  в.л етс  запоминание информации в виде единичных приращений, что находит сравнительно малое применение и невоз можность одновременного считывани  информации из  чеек запоминающего ус тройства с различными адресами. Наиболее близким по технической сущности к предлагаемому  вл етс  запоминающее устройство, содержащее регистр -адреса записи, первые входа которого соединены с адресной шиной, регистр записи числа, первые входы ко-торого соединеМ) с числовой шиной, регистры адреса считывани , первые входы которых соединены с адресными шинами, а выходы - с первыми входами дешифраторов считывани , выходы которых соединены с входами элементов пам ти накопител  и первыми входами элементов И-ИЛИ, выходы которых соединены с первыми входами регистров считывани  числа, выходы которых соединены с числовыми шинами, выходы эле-/, ментов пам ти соединены с вторыми входами элементов И-ИЛИ, блок управ-: лени , первый вход которого соединен с шиной записи, второй - с шиной считывани , а третий - с шиной синхронизации , первый выход блока управ лени  соединен с вторыми входами регистров адреса считывани , второй с вторыми входами регистров считывани  числа, третий - с вторыми входами дешифраторов считывани  и одними из входов элементов пам ти накопител , четвертый - с другими входами элементов пам ти и вторыми входами дешифратора записи, п тый - с вторыми входами регистра адреса записи, а ; шестой - с вторыми входами регистра записи числа . Однако запоминающее устройство не обеспечивает эффективный обмен между несколькими абонентами из-за поочередной записи их информации через один вход, что ограничивает быстродействие запоминающего устройства пр обмене информацией между несколькими абонентами. Цель изобретени  - повышение быстродействи  запоминающего устройства за счет организации независимог обмена между абонентами. Поставленна  цель достигаетс  тем что в запоминающее устройство, содер жащее регистр адреса записи, первые входы которого соединены с адресной шиной, регистр записи числа, первые входы которого соединены с числовой шиной, регистры адреса считывани , первые входы которых соединены с адресными шинами, а вь1ходы - с первыми входами дешифраторов считывани , выходы которых соединены с входами эле ментов пам ти накопител  и первыми входами элементов И-ИЛИ, выходы кото рых соединены с первыми входами регистров считывани  числа, выходы рых соединены с числовыми шинами, выходы элементов пам ти соединены с вторыми входами элементов И-ИЛИ, блок управлени , первый которого соединен с шиной записи, второй С шиной считывани , а третий - с шиной синхронизации, первый выход блок управлени  соединен с вторыми входами регистров адреса считывани , второй - с вторыми входами регситров считывани  числа, третий - с вторыми входами дешифраторов считывани  и одним из входов элементов пам ти нак пител , четвертый - с другими входам элементов пам ти и вторыми входами дешифратора записи, п тый - с вторым входами регистра адреса записи, а шестой - с вторыми входами регистра кот записи числа, введены дополнительные регистры адреса записи, дополнительные регистры записи числа и дополнительные дешифраторы записи, причем одни из входов одних из элементов пам ти накопител  подключены к выходам соответствующих дешифраторов записи , входы которых соединены с выходами соответсвующих регистров адреса записи, другие входы элементов пам ти накопител  подключены к соответствующим выходам дополнительных регистров записи числа, а входы дополнительных регистров адреса записи и дополнительных регистров записи числа подключены к адресным и числовым шинам. На чертеже представлена структурна  схема запоминающего устройства . Запоминающее устройство содержит регистры 1 адреса записи, первые входы которых соединены с адресными шинами 2, а выходы - с первыми входами дешифраторов 3 записи.Выходы каждо-го дешифратора 3 записи соединены с соответствующими входами элементов пам ти накопител  , регистры 5 записи числа, первые входы которых соединены с числовой шиной 6. Выходы нсаждого регистра 5 записи числа соединены с входами всех элементов пам ти на-копител  .Регистры 7 адреса считывани , первые входы которых соединены с адресными шинами 8, а выходы - с первыми входами дешифраторов 9 считывани  . Выходы каждого дешифратора 9 считывани  соединены с одними из входов всех элементов пам ти накопител  k, а также с первыми входами соответствующих элементов И-ИЛИ 10. Вторые входы каждого элемента И-ИЛИ 10 соединены с выходами каждого элемента пам ти k. Выходы элементов И-ИЛИ 10 соединены с первыми входами регистров 11 считывани  числа, выходы которых соединены с числовыми шинами 12. Блок 13 управлени , первый вход которого соединен с шиной записи, второй - с шиной 15 считывани , а третий - с шиной 16 синхронизации. Первый выход блока 13 управлени  соединен с вторыми входами регистров 7 адреса считывани , второй - с вторы ми входами регистров 11 считывани  числа, третий - с вторыми входами дешифраторов 9 считывани , и одним из входов элементов пам ти накопител  k, четвертый - с другими входами элементов пам ти накопител  4 и вторыми вх дами дешифраторов 3 записи, п тый с вторыми входами регистров 1 адреса записи, а шестой - с вторыми входами регистров 5 записи числа. Так как за поминающее устройство имеет высокую конструктивную сложность, то изготовление таких устройств стало возмо ным только с развитием технологии больших интегральных схем. Запоминающее устройство работает в трех режимах: обмена, запоминани  и смешанном. Наибольший эффект получаетс  при работе в режиме обмена. Допустим нес колько абонентов одновременно хот т обмен тьс  информацией. Адресные код по шине 2 поступают на входы регистров 1 адреса записи, а коды по шине 6 поступают на входы регистров записи числа. По сигналам по шинам 1 и 16 блок 13 управлени  вырабатывает управл ющие сигналы, по которым работа происходит в следующей последовательности . Адресные коды занос тс  в регистры 1 адреса записи, а коды чисел - в регистры 5 записи чис ла, с выхода которых коды чисел поступают на соответствующие входы элементов пам ти накопител  i. С выхода каждого дешифратора 3 записивыбира атс  по одному элементу пам ти накоПитал  4, т.е. выходы регистров 5 за писи числа подключаютс  к выходам эл ментов пам ти накопител  k в нужном абонентам соответствии по управл юще му сигналу коды чисел переписываютс  в соответствующие элементы пам ти накопител  Ц. В программах абонентов записано, с какими абонентами в данный момент обмениваетс  каждый из них, т.е. в какие элементы пам ти не обходимо обратитьс , чтобы получить нужную информацию. С этой целью по адресным шинам 8 на входы регистров 7 адреса считывани  поступают коды адресов. Затем по сигналам по шинам 15 и 16 блок 13 управлени  вырабатывает управл ющие сигналы, по которым работа происходит в следующей последовательности . Адресные коды занос тс  в регистры 7 адреса считывани  после чего дешифрируютс  в дешифраторах 9 считывани . С выхода каждого дешифратора 9 считывани  выбираетс  элемент пам ти накопител  k, в котором находитс  обмениваема  информаци  нужна  в данный момент обратившимс  абонентам. Кроме того, эти же сигналы с выхода дешифраторов 9 считывани  поступают только на те входы элементов И-ИЛИ 10, которые соответствуют выбранным элементам пам ти накопител  и числовой шине 12 запросившего абонента. По сигналу из блока 13 управлени  коды чисел считываютс  из элементов пам ти, проход т через соответствующие элементы И-ИЛИ 10, занос тс  в регистры 11 считывани  числа ивыдаютс  по числовым шинам 12 запросившим их абонентам. Таким образом, за один цикл записи-считывани  происходит обмен информацией всех абонентов . Дл  обмена информацией в другом соответствии между абонентами необходимо помен ть в программе соответствие адресов по записи и по считыванию . Необходимо подчеркнуть, что така  структура запоминающего устройства осуществл ет не только попарный обмен абонентов, но и одного абонента с многими абонентами. Дл  этого к элементу пам ти с обменной информацией могут обратитьс  по считыванию нескольких абонентов одновременно. При использовании известных запоминающих устройство дл  обмена информацией между несколькими абонентами возникают очереди на доступ к пам ти - нерационально используетс  машинное врем . Основным преимуществом предлагаемого устройства  вл етс  возможность программно-управл емого обмена информацией между несколькими абонентами одновременно. Таким образом , экономическа  эффективность состоит в экономии дорогосто щего машинного времени. формула изобретени  Запоминающее устройство, содержащее регистр адреса Записи, первые входы которого соединены с адресной шиной, регистр записи числа, первые входы которого соединены с числовой шиной, регистры адреса считывани , первые входы которых соединены с . адресными шинами, а выходы - с первыми входами дешифраторов считывани , выходы которых соединены с входами элементов пам ти накопител  и первыми входами элементов И-ИЛИ, выходы которых соединены с первыми входами регистров считывани  числа, выходы которых соединены с числовыми шинами, выходы элементов пам ти соединены с вто.ВЬ1Ми аходащ элементов И-ИЛИ,

Claims (2)

  1. формула изобретения
    Запоминающее устройство, содержащее регистр адреса записи, первые входы которого соединены с адресной шиной, регистр записи числа, первые входы которого соединены с числовой шиной, регистры адреса считывания, первые входы которых соединены с . адресными шинами, а выходы - с первыми входами дешифраторов считывания, выходы которых соединены с входами элементов памяти накопителя и первыми входами элементов И-ИЛИ, выходы которых соединены с первыми входами регистров считывания числа, выходы которых соединены с числовыми шинами, выходы элементов памяти соединены с вторыми входами элементов И-ИЛИ,
    7 блок управления, первый вход которого соединен с шиной записи, второй - с шиной считывания, а третий - с шиной синхронизации, первый выход блока управления соединен с вторыми входами регистров считывания числа, третий с вторыми входами дешифраторов считывания и одним из входов элементов памяти накопителя, четвертый - с другими входами элементов памяти и вторыми входами дешифратора записи, пятый - с вторыми входами, регистра адреса записи, а шестой - с вторыми входами регистра записи числа, отличающееся тем, что, с целью повышения быстродействия за счет организации независимого обмена между абонентами, в него введены дополнительные регистры адреса записи, дополнительные регистры записи числа и дополнительные дешифраторы записи, причем одни из входов одних из эле- ментов памяти накопителя подключены к выходам соответствующих дешифраторов записи, входы которых соединены с вы5 ходами соответствующих регистров адреса записи, другие входы элементов памяти накопителя подключены к соответствующим выходам дополнительных . регистров записи числа, а входы допол to нительных регистров адреса записи и дополнительных регистров записи числа подключены к адресным и числовым шинам.
    ,5 Источники информации, принятые во .внимание при экспертизе
    1. Авторское свидетельство СССР № 224589,. кл. G 11 С 15/02, 1968.
  2. 2. Катт А. и др. Запоминающие уст ройства современных ЭЦВМ. И., Мир, 1968, с. 277-301 (прототип).
    ВНИИПИ Заказ 3793/73 Тираж 624 Подписное___
    Филиал ППП Патент, г. Ужгород, ул. Проектна я, 4
SU762412420A 1976-10-18 1976-10-18 Запоминающее устройство SU932567A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU762412420A SU932567A1 (ru) 1976-10-18 1976-10-18 Запоминающее устройство

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU762412420A SU932567A1 (ru) 1976-10-18 1976-10-18 Запоминающее устройство

Publications (1)

Publication Number Publication Date
SU932567A1 true SU932567A1 (ru) 1982-05-30

Family

ID=20680004

Family Applications (1)

Application Number Title Priority Date Filing Date
SU762412420A SU932567A1 (ru) 1976-10-18 1976-10-18 Запоминающее устройство

Country Status (1)

Country Link
SU (1) SU932567A1 (ru)

Similar Documents

Publication Publication Date Title
SU1561834A3 (ru) Устройство адресации к пам ти
GB1360930A (en) Memory and addressing system therefor
CA2005953A1 (en) Dual port read/write register file memory
ES8503868A1 (es) Una instalacion de control de almacenamiento intermedio en un procesador de datos
EP0200440B1 (en) Electronic circuit for connecting a processor to a high-capacity memory
JPS58129555U (ja) インタ−リ−ブされた主記憶装置を具えたデ−タ処理システム
US4414622A (en) Addressing system for a computer, including a mode register
SU932567A1 (ru) Запоминающее устройство
JPS6136845A (ja) シングルチツプマイクロコンピユ−タ
FR2287067A1 (fr) Dispositif de tamponnage d'informations entre un processeur et sa memoire principale
SU951315A1 (ru) Устройство дл сопр жени процессора с многоблочной пам тью
SU1575238A1 (ru) Буферное запоминающее устройство
SU864336A1 (ru) Логическое запоминающее устройство
SU1133622A1 (ru) Буферное запоминающее устройство
SU367456A1 (ru) Запоминающее устройство с произвольной одновременной выборкой переменного массива
SU1156080A1 (ru) Двухпортовое устройство сопр жени в вычислительной системе
GB1483442A (en) Computing machine including a directly addressable memory arrangement
SU959159A1 (ru) Оперативное запоминающее устройство
JP3039054B2 (ja) 画像処理装置
SU1481780A1 (ru) Двухканальное устройство дл сопр жени двух электронно-вычислительных машин
SU760072A1 (ru) Устройство обмена 1
SU1083196A1 (ru) Устройство дл св зи процессора с запоминающим устройством
JPH024020B2 (ru)
SU849302A1 (ru) Буферное запоминающее устройство
SU1737454A1 (ru) Устройство дл запоминани трассы функционировани многопроцессорных систем