(54) U-ТРИГГЕР(54) U-TRIGGER
Изобретение относитс к импульсной и вычислительной технике и может быть использовано при построении различных устройств дискретной обработки информации на схемах с иепосредственньПШ св з ми. Известен D-триггер, содержащий ос новной триггер на элементе 2И-2ШШ-Н и инверторе, через который выход эле мента 2И-2ИЛИ- 1Е основного триггера соединен с первым входом первого вхо да И элемента 2И-2ИЛИ-НЕ основного триггера, и вспомогательньв триггер на двух элементах И-ИЛИ-НЕ Ll Однако этот D-триггер имеет сложную схему и обладает узкими функциональными возможност ми: информационный вход D подключаетс непосредственно к основному триггеру, что не дает возможности получени широкого класса входных логических функций, кроме того, при включении обратной св зи с выхода вспомогательного триг гера на вход О, в D-триггере не обеспечиваетс устойчивого режима счета. Известен также О-триггер, содержащий первьпТс и второй элементы И-1ШИ-НЕ, первый и второй инверторы и элемент И-ПЕ, первьп и второй входы которого соединены соответственно с D-BXO- дом и тaктoвы входом D-триггера, выход элемента И-ИЕ соединен с первыми входами первой и второй групп входов по И первого элемента И-1ШИ-11Е, выход которого соединен с первым входом первой группы входов по И второго элемента И-ИЛИ-НЕ с входом первого инвертора , выход которого соединен со вторым входом первой группы входов по И первого элемента И-ИЛИ-НЕ, второй вход второй группы входов поИ первого элемента И-ИЛИ-НЕ соединен с такТовым входом D-триггера и первым входом второй группы входов по И второго элемента И-ИШ1-НЕ, второй вход второй группы входов по И ксГгорого соединен с выходом второго инвертора 2j. 3ч Недостатком этого О-трип ера najrH етс его относительно больша сложность . Целью изобретени вл етс упроще ние О-трипера, Поставленна цель достигаетс тем что в D-триггере, содержащем первый и второй элементы И-11ПИ-11Е, первый и второй инверторы и элемент И-НЕ, первый и второй входы которого соеди нены соответственно с D-входом и так товым входом D-триггера, выход элемента Н-НЕ соединен с первыми входами первой и второй групп входов по Н первого элемента И-11ПИ-НЕ, выход которого- соединен с первым входом первой группы входов по И второго эл мента И-1ШИ-ИЕ и входом первого инвертора , выход которого соединен со вторым входом первой группы входов по И первого элемента НЧШИ-ИЕ, IJTOрой вход второй группы входов по И первого элемента И-ИЛИ-НЕ соединен с тактовым входом О-триггера и первым входом второй группы входов по И-второго элемента Н-ИЛИ-НЕ, второй вход второй группы входов по Н которого соединен с выходом второго инвертора , вход второго инвертора соединен с выходом второго элемента И-1ШН-11Е, второй вход первой группы входов по И которого соединен с выходом элемента Н-НЕ, На чертеже покаэана структурна схема D-триггера. D-триггер содержит первый 1 и вто рой 2 элементы ИЧ-ШИ-НЕ, первьШ 3 и второй 4 инверторы и элемент И-НЕ первый и второй входы которого соеди iteifbt соответственно с D-входом 6 и тактовым входом 7 D-триггера, выход элемента И-НЕ 5 соединен с первыми входами первой и второй групп ВНРДОВ по И первого элемента И-ИЛИ-НЕ I, выход которого соединен с первым вхо дом первой группы входов по И второго элемента И-ИЛИ-НЕ 2 и входом первого инвертора 3, выход которого сое динен со вторым входом первой группы входов по и первого элемента ИИЛИ-ПЕ 1, соединен с тактовым входом 7 D-триггера и первым входом вто рой группы входов по И второго элемента И-ИЛН-ИЕ 2, второй вход второй группы входов по И которого соединен с выходом второго инвертора 4, а вход второго инвертора 4 соединен с выходом второго элемента И-ШШ-НЕ второй вход первой группы входов по И которого соединен с выходом элемента И-ИЕ 5. D-триггер работает следующим образом . Предполохсим, что перед подачей тактового импульса на входе 6 присутствует низкий логический сигнал. Это вызовет высокий логический потенциал на выходе входного логического элемента 5, Допустим, что на выходе элемента И-ИЛИ-НЕ присутствует единичный (высокий) логический сигнал. Тогда на выходе инвертора 3 оказываетс низкий логически сигнал , подтверждающий высокий логический выходной сигнал на элементе И-ИЛИ-НЕ I, В этом случае на обоих входах элемента И-ШШ-НЕ 2 оказываютс единичные логические сигналы и на выходе этого элемента формируетс низкий логический уровень, вызывающий по вление высокого логического сигнала на выходе инвертора 4, Пусть в момент t начинаетс положительный тактовый импульс. При этом на обоих входах элемента И-ИЛИНЕ 1 оказываютс высокие логические сигналы. Вследствие этого на его выходе формируетс 1ШЗКИЙ логический сигнал, а потом - высокий логический сигнал на выходе инвертора 3, Поскольку на входе 6 присутствует нулевой логический сигнал, а на входах элемента И-ИЛИ-НЕ 2 присутствуют оба высоких логических сигнала, других изменений потенциалов на составных част х D-триггера в моме1 т t, не проис5содит. По окончании тактового импульса t, на входах элемента И-ИЛИ-НЕ 2 оказываетс низкий логический сигнал. В результате этого на выходе элемента И-ИЛИ-НЕ 2 формируетс единичный логический сигнал, после чего на выходе инвертора 4 по вл етс низкий логический сигнал. Поскольку на входе 6 присутствует нулевой логический потенциал , а на входах элемента И-ИЛИНЕ Г оба единичных логических сигнала , других изменений потенциалов на составных част х D-триггера в момент tj не происходит. Если к моменту tj начала следу1лцего тактового импульса логический сигнал на входе 6 останетс нулевым, то тактовый импульс не мопет изменить выходные сигналы составных частей D-триггера. Действительно, высокий логический сигнал на выходе входного логического элемента 5 лоддёр хи ваетс низким логическим сигналом на входе 6; низкий логический сигнал на выходе элемента И-Ш1И-11Е 1 подцерот ваетс высокими логическими сигналами lia двух входах - с выхода входного логического элемента 5 и с выхода инвертора 3, высокий логический сигнал на.выходе инвертора 3 поддерживаетс низким сигналом на его входе - с выхода элемента И-11ГШ-ЯЕ 1. высокий логачеслсий сигнал на выходе элемента И-ИЛ11-ИЕ 2 поддер киваетс вследствие того, что на одном из вхо дов присутствует нулевой логический сигнал - с выхода элемента И-НЛИ-НЕ и с выхода инвертора 4. Низкий логический сигнал на выходе инвертора 4 поддерживаетс высоким логическим потенциалом на его входе - с выхода элемента H-IUBI-IfE 2, Предполохшм, что после окончани тактового импульса . логический сиг нал на входе 6 измен етс с нулевого на единичный. Тогда при поступлении следующего тактового импульса t на обоих входах входного логического эл мента 5 оказываютс высокие логические уровни, и его выходной логический сигнал становитс нулевым. После этого на одном из входов элемента И-11Л11ИЕ I по вл етс нулевой логический сигнал, а на его выходе формируетс еди1шчный логический сигнал, которьп устанавливаетс на выходе инвертора 3 низкий логический сигнал. Поскольку на обоих входах элемента И-11Ш1НЕ 2 присутствуют высокие логические сигналы, других измененш потенщгалов на составных част х О-триггера с задерж кой в момент 5 не происходит. По окончании тактового импульса t на выходе логического элемента 5 формируетс высокий логический сигнал. После этого па обоих входах элемента П-ИЛИ-НЕ 2 оказываютс высокие логические сигналы. Таким образом, на вы ходе этого элемента формируетс низкий сигнал, который устанавливает высокий логический сигнал на выходе инвертора 4. Поскольку на одном из входов элемента Н-1ШИ-НЕ 1 присутствует низкий логический сигнал, других изменений.потенциалов на составных част х D-триггера не происходит. Если к моменту t начала следующего так1ового импульса логический сигнап на в:соде 6 останетс единичladM , то нп обоих входах ло гического элемента 5 и элемента Н-1111Н-ИЕ 1 оказываютс единичные логические сигналы. Вследствие этого на выходе элемента H-UFHi-HE 1 и на . выходе логического элемента 5 форьтруютс низкие логические сигналы. Низкий логический сигнал с выхода элемента H-UJBi-HE 1 формирует высокий сигнал на выходе инвертора 3. Поскольку на элементе И-ИЛИ-НЕ 2 присутствуют два высоких логических сигнала (с выхода инвертора 4 и тактовый импульс) в момент t сигналы на выходах изменитьс не могут. Однако, по окончании(формировани низкого логического сигнала на выходе входного логического элемента 5 на одном из входов элемента И-1ШИ-НЕ I оказываетс низкий логический сигнал. Таким образом, на выходеитого элемента вновь формируютс высокие логические сигналы. Высокий логический сигнал с выхода элемента И-ЛЛИ-НЕ 2 устанавливает низкий логический сигнал на выходе инвертора 4. Поскольку на одном из входов элемента И-ИЛИНЕ 1 в момент tg присутствуют низкие логические сигналы (с выхода инвертора 3 и со входа тактовых импульсов 7), в момент trt сигналы на триггере не мен ютс . После формировани высокого логического сигнала на выходе логического элемента 5, на входах элемента И-ИЛИ-НЕ 2 оказываютс высокие логические сигналы. Это вызывает по вление на ее выходе низкого логического сигнала, который формирует высокий логичес1сий сигнал на выходе инвертора 4, т.е. на выходах триггера образуетс кратковременный илброс. Таким образом, все режимы работы . D-триггера при приеме информации по входу D полностью рассмотрены: если в момент прихода следующего тактового импульса на входе D сохранитс высокий логический сигнал, то работа 0-триггера будет повтор ть его ф|унк1щонирование в момент t, если же сигнал изменитс на (тулевой, то работа D-триггера будет повтор ть его функционирование в момент t. Таким образом, D-триггер обеспечивает нормальное функционировавие при исцользовании более простых элементов , что позвол ет сократить затраты оборудовани на егл peajni aцию .The invention relates to a pulsed and computing technique and can be used in the construction of various devices for the discrete processing of information in circuits with direct links. A D-trigger is known, containing a main trigger on element 2I-2ShSh-N and an inverter, through which the output of element 2I-2ILI-1E of the main trigger is connected to the first input of the first input AND element 2I-2IL-NOT of the main trigger, and auxiliary trigger on two elements AND-OR-NOT Ll However, this D-trigger has a complex circuit and has narrow functionality: information input D is connected directly to the main trigger, which makes it impossible to obtain a wide class of input logic functions, moreover, when feedback from the output of the auxiliary trig ger input O, in the D-flip-flop is not provided sustained counting mode. Also known is the O-trigger containing the first PTS and the second I-1SHI-NOT elements, the first and second inverters and the I-PE element, the first and the second inputs of which are connected to the D-BXO house and the D-trigger input, respectively. -IE connected to the first inputs of the first and second groups of inputs of AND first element I-1SHI-11E, the output of which is connected to the first input of the first group of inputs of AND second element AND-OR-NOT to the input of the first inverter, the output of which is connected to the second input the first group of inputs on the first element AND-OR-NOT, the second input is the second the group of inputs of the first element AND-OR-NOT is connected to the D-flip-flop input and the first input of the second input group by the second AND-ISH1-NOT element, the second input of the second input group by the Xy signal is connected to the output of the second inverter 2j. 3h The disadvantage of this O-tripler is its relatively great complexity. The aim of the invention is to simplify the O-tripper. The goal is achieved by the fact that in the D-flip-flop containing the first and second elements I-11PI-11E, the first and second inverters and the NAND element, the first and second inputs of which are connected respectively to D-input and so-to-product input of the D-flip-flop, the output of the element H-NOT is connected to the first inputs of the first and second groups of inputs on the first element I-11PI-NOT, the output of which is connected to the first input of the first group of inputs on the second element I-1SHI-IE and the input of the first inverter, the output of which is connected to the second the course of the first group of inputs on the first element of the NCHShI-I, IJTOroy input of the second group of inputs on the first element AND-OR-NOT connected to the clock input of the O-flip-flop and the first input of the second group of inputs on the And-second element H-OR-NOT, the second input of the second group of inputs on H which is connected to the output of the second inverter, the input of the second inverter is connected to the output of the second element I-1ShN-11E, the second input of the first group of inputs on And which is connected to the output of the element N-NOT, In the drawing a design diagram D -trigger. D-flip-flop contains the first 1 and second 2 elements ICH-CHI-NOT, the first 3 and the second 4 inverters and the element AND-NOT the first and second inputs of which connect iteifbt respectively to D-input 6 and the clock input 7 of the D-flip-flop, output element AND-NOT 5 is connected to the first inputs of the first and second groups of internal power supply along the first element AND-OR-NOT I, the output of which is connected to the first input of the first group of inputs through AND the second element AND-OR-NOT 2 and the input of the first inverter 3 , the output of which is connected to the second input of the first group of inputs along the first element ORI-PE 1, is connected to the clock input ode 7 D-flip-flop and the first input of the second group of inputs on AND the second element I-ILN-IE 2, the second input of the second group of inputs on And which is connected to the output of the second inverter 4, and the input of the second inverter 4 is connected to the output of the second element And- SH-NOT the second input of the first group of inputs on And which is connected to the output of the element AND-IE 5. D-flip-flop works as follows. Suppose that before applying the clock pulse at the input 6 there is a low logic signal. This will cause a high logical potential at the output of the logic element 5. Suppose that a single (high) logic signal is present at the output of the AND-OR-NOT element. Then, the output of the inverter 3 is a low logical signal, confirming a high logical output signal on the AND-OR-NOT I element. In this case, single inputs are generated at both inputs of the AND-ШШ-НЕ 2 element and a low logic level is formed at the output of this element. , which causes the appearance of a high logic signal at the output of the inverter 4, Let at the time t start a positive clock pulse. In this case, at both inputs of the element E-ILINE 1, high logic signals are produced. As a result, a 1ShZK logical signal is generated at its output, and then a high logic signal at the output of inverter 3, Since at input 6 there is a zero logic signal, and at the inputs of the AND-OR element 2 there are both high logic signals, other potential changes are the component parts of the D flip-flop at the moment t t does not occur. At the end of the clock pulse t, a low logic signal appears at the inputs of the AND-OR-HE element 2. As a result, a single logic signal is generated at the output of the AND-OR-HE 2 element, after which a low logic signal appears at the output of the inverter 4. Since at the input 6 there is a zero logical potential, and at the inputs of the AND-ILINE G element there are both single logical signals, there are no other changes in potentials on the component parts of the D-flip-flop at time tj. If by the time tj of the start of the next clock pulse the logical signal at input 6 remains zero, then the clock pulse cannot change the output signals of the component parts of the D-flip-flop. Indeed, a high logic signal at the output of an input logic element 5 of the lodder is filled with a low logic signal at input 6; the low logic signal at the output of the I-Sh1I-11E 1 element is graded by high logic signals lia to two inputs — from the output of the input logic element 5 and from the output of the inverter 3; the high logic signal at the output of the inverter 3 is supported by a low signal at its input — from the output I-11GSH-YaE 1. element. A high logic signal at the output of the I-IL11-IE 2 element is supported due to the fact that one of the inputs contains a zero logic signal — from the output of the I-NLI-NOT element and from the output of the inverter 4. Low logic signal output ertora 4 is maintained logic high potential at its input - output from the H-IUBI-IfE element 2, Predpolohshm that after completion of the clock pulse. the logical signal at input 6 changes from zero to one. Then, when the next clock pulse t arrives, both logic inputs 5 have high logic levels on both inputs, and its output logic signal becomes zero. After that, at one of the inputs of the I-11L11IE I element there appears a zero logic signal, and at its output a single logic signal is formed, which is set at the output of the inverter 3 a low logic signal. Since there are high logic signals at both inputs of the I-11Sh1NE 2 element, there are no other changes to the potential gates in the component parts of the O-flip-flop with a delay of 5 at the time. At the end of the clock pulse t, a high logic signal is generated at the output of logic element 5. After that, high logic signals appear at both inputs of the P-OR-HE 2 element. Thus, a low signal is generated on you during this element, which establishes a high logic signal at the output of inverter 4. Since one of the inputs of the H-1ShI-NOT 1 element has a low logic signal, other changes. Potentials in the D-flip-flop components not happening. If by the time t of the beginning of the next so-called pulse the logical signal on in: Sode 6 will be oneladM, then both logical inputs 5 will have single logic signals on both inputs of logical element 5 and element H-1111H-IE 1. As a consequence, the output element H-UFHi-HE 1 and on. the output of logic element 5 produces low logic signals. The low logic signal from the output of the H-UJBi-HE 1 element generates a high signal at the output of the inverter 3. Since at the AND-OR-HE element 2 there are two high logical signals (from the output of the inverter 4 and a clock pulse), at the time t, the output signals change can not. However, at the end (the formation of a low logic signal at the output of the input logic element 5, a low logic signal appears at one of the inputs of the I-1SHA-HE I element. Thus, high logic signals are generated again at the output element. A high logical signal from the output of the I element -LLI-NOT 2 sets a low logic signal at the output of the inverter 4. Since one of the inputs of the AND-ORINE 1 element at the time tg contains low logic signals (from the output of the inverter 3 and from the input of the clock pulses 7), at the time t The rt signals on the trigger do not change. After forming a high logic signal at the output of logic element 5, high logic signals appear at the inputs of the AND-OR-HE element 2. This causes a low logic signal at its output that generates a high logic signal output of the inverter 4, i.e., a short-term reset is generated at the trigger outputs. Thus, all operating modes. D-flip-flop when receiving information on input D is fully considered: if at the moment of arrival of the next clock pulse at input D the high logic signal is preserved, then the operation of the 0-flip-flop will repeat its | | uncountable at time t, if the signal changes to (full, then the work of the D-flip-flop will repeat its operation at the moment t. Thus, the D-flip-flop ensures normal functioning when using simpler elements, which allows reducing equipment costs for its operation.