SU911532A1 - Устройство дл контрол цифровых узлов - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ 1ЩФРОВЫХ УЗЛОВ

Изобретение относитс  к автоматик и вычислительной технике и может быт использовано в системах тестового ко трол  дискретных блоков на этапе тех нического контрол  и при эксплуатации , обеспечива  высокую достоверность контрол  и сокращение времени проверки партии однотипных изделий. Известно устройство дл  контрол  цифровых узлов,содержащее генератор тестов, выходы которого соединены с эталонным и контролируемым блоками , соединенными своими выходами с входами блоков сравнени , выходы ко торых соединены с входами блока ре-: гистрации и индикации К недостаткам известного у-стройства относ тс  низка  достоверность контрол  в случае идентичных дефектов в эталонном и провер емом блоках и значительные затраты времени при контроле партии однотипных изделий . Известно также устройство дл  контрол  цифровых блоковi содержащее генератор тестов, выходы которого подключены к входу блока управлени  и к входам эталонного и контролируемых блоков, выходы которых через блоки сравнени  подключены к блоку регистрации и индикации, выход и первый вход сумматора соединены соответственно с информационнымвходом и первым выходом регистра сдвига, вторые выходы которого подключены, через дешифратор исправности к входу индикатора исправности, а выходы блока управлени  соединены с управл ющими входами генератора тестов и регистра сдвига 2J. Недостатком этого устройства  вл етс  то, что имеетс  возможность записи информации в регистр- только из одного канала контролируемого блока, т.е. в устройстве отсутствует параллельна  обработка выходного слова, что существенно увеличи39

вает врем  контрол  при последовательной обработке всех выходов контролируемого блока.

Наиболее близким техническим решением к предлагаемому  вл етс  устройство дл  контрол  цифровых блоков , содержащее генератор тестов, выходы которого подключены к входу блока управлени  и к входам эталонного и контролируемого блоков, выходы которых через блоки сравнени  подключаютс  к блоку регистрации и индикации, выход и первый вход сумматора соединены соответственно с информа:щонным входом и первым выходом регистра сдвига, вторые выходы которого подключены к дешифратору неисправностей и через дешифратор исправности к входу индикатора исправности, второй вход сумматора соединен с выходом блока пирамидальной свертки, входы которого соединены с выходами эталонного блока, а выходы блока управлени  соединены с управл ющими входами генератора тестов з.

Работа известного устройства заключаетс  в следующем.

При поступлении команды Пуск в блок управлени , импульсы ijjaKTOвой частоты поступают на генератор тестов и на управл ющий вход регистра сдвига. Генератор тестов выдает по всем выходам тестовые последовательности , поступающие на идентиные входы эталонного и контролируемого блоков. Ответные реакции этих блоков сравниваютс  между собой блоками сравнени . В случае рассогласовани  в каналах контрол  сбои регистрируют блок регистрации и индикации . При полном соответствии ответных реакций эталонного и контролируемого блоков на тестовые последовательности , срабатывает индикатор блока регистрации и индикации, Выходные последовательности сигналов с эталонного блока преобразуютс  в одну последовательность сигналов при помощи блока пирамидальной свертки, после чего через сумматор записываютс  в регистр сдвига. Информаци , котора  переполн ет регистр сдвига, поступает через сумматор на информационный вход регистра сдвига. Дешифратор исправности и индикатор исправности срабатывают при истинном знчении информации, записанной в ре4

гистр сдвига, а дешифратор неисправности перекодирует информацию в позиции неисправных элементов.

Однако в этом устройстве блок пирамидальной свертки не фиксирует искажение значений выходных сигналов эталонного блока на четном числе единиц , т.е. при подаче на вход блока тестового набора обнаруживаетс  только така  неисправность, котора  приводит к искажению значений выходных сигналов этого блока на нечетном чцсле единиц.

Таким образом, недостатком известного устройства  вл етс  низка  достоверность контрол .

Цель изобретени  - повышение достоверности контрол .

Поставленна  цель достигаетс  тем, что в устройство дл  контрол  цифровых узлов, содержащее генератор тестов, выходы которого соединены соответственно с информацио}1ными входами блока управлени , со входами эталонного узла и со входами провер емого узла, выходы которого соединены соответственно с первыми входами узлов сравнени , вторые входы которых соединены соответственно с выходами эталонного узла,выходы узлов сравнени  соединены соответственно с информационными входами блока регистрации и индикации, установочный вход которого соединен с установочным входом первого регистра сдвига и  вл етс  установочным входом устройства, управл юций вход устройства соединен с запускающим входом блока управлени , выход которого соединен с управл ющим входом генератора тестов, выход сумматора соединен с информационным входом регистра сдвига, выход последнего разр да которого соединен с первым входом сумматора, группа выходов регистра сдвига соединена соответственно со входами первого дешифратора и второго дешифратора, выход которого соединен со входом блока индикации, введен второй регистр сдвига и блок формировани  синхросигналов , выход блока управлени  соединен со входом блока формировани  синхросигналов , первый выход которого соединен с синхровходом второго регистра сдвига, управл ющий вход которого соединен со вторым выходом блока формировани  синхросигналов и с управл ющим входом первого регистра сдвига. второй вход сумматора соединен с выходом последнего разр да второго рег стра сдвига, информационные входы ко торого соединены с выходами эталонного узла, установочный вход первого регистра соединен с установочным входом второго регистра сдвига. Блок формировани  синхросигналов содержит элемент ИЛИ и элемент задер ки, первый выход которого  вл етс  первым выходом блока, а остальные вы ходы элемента задержки соединены соответственно со входами элемента ИЛИ выход которого  вл етс  вторым выходом блока, вход которого соединен с входом элемента задержки. Блок управлени  содержит элемент ШШ, элемент задержки, выход которого  вл етс  выходом блока, запускающий вход которого соединен с первым входом элемента ИЛИ, группа входов которого соединена с информационными входами блока управлени , выход элемента ИЛИ соединен с входом элемента задержки. На фиг. 1 изображена схема устрой CTBaJ на фиг. 2 - схема блока управлени . Устройство содержит генератор 1 тестов, эталонный блок 2, контролируемый блок 3, блок 4 управлени , блоки 5 сравнени , блок 6 регистрации и индикации, блок 7 формировани  синхросигналов, который включает эле мент 8 задержки с несколькими выхода ми и элемент ИЛИ 9, первый регистр 10 сдвига, сумматор 11, второй регис 12 сдвига, дешифратор 13 исправности дешифратор 14 неисправности и индикатор 15. Блок 4 управлени  содержит элемент ИЛИ 16 и элемент 17 задержки. Устройство работает следующим образом. При поступлении команды Пуск в блок 4 управлени  импульсы тактовой частоты с его выхода поступают на генератор 1 тестов и на вход блока 7 формировани  синхросигналов. Генератор 1 тестов выдает всем выходам тестовые воздействи , поступающи на идентичные входы эталонного 2 и контролируемого 3 блоков. Ответные реакции из блоков 2 и 3 сравниваютс  между собой в блоках 5 сравнени . В случае несогласовани  в каналах контрол  сбои регистрирует блок 6 регистрации и индикации. При полном соответствии ответных реакций блоков 2 и 3 на тестовые воздействи  срабатывает индикатор блока 6, Блок формировани  синхросигналов срабатывает от импульса тактовой частоты, который поступает на вход элемента 8 задержки. .Через интервал времени, достаточный дл  завершени  переходных процессов в эталонном блоке 2, после поступлени  тестовых воздействий на первом выходе элемента 8 задержки возникает сигнал Запись, который поступает на регистр 12 сдвига. По этому сигналу информаци  с выходов эталонного блока 2 параллельно принимаетс  в регистр 12 сдвига. Сигналы, возникающие на втором, третьем и так далее выходах элемента 8 задержки поступают на входы элемента ИЛИ 9, который осуществл ет их объединение. С выхода элемента ШМ 9 сигналы Сдвиг подаютс  на управл ющий вход регистра 10 сдвига, и на управл к ций вход регистра 10 сдвига. По этим сигналам информаци , записанна  в регистре 12 сдвига, через сумматор 9 записываетс  в регистр 10 сдвига. Причем информаци , котора  переполн ет регистр 10 сдвига, поступает с его первого выхода через сумматор 9 на информационньй вход регистра 10. После того, как информаци  из регистра 12 сдвига последовательно передана на регистр 10 сдвига, с блока 4 управлени  поступает следуквдий импульс тактовой частоты, по которому генератор 1 тестов выдает следующее тестовое воздействие и работа повтор етс . Процесс контрол  заканчиваетс  с поступлением на входы блоков 2 и 3 последнего тестового воздействи . Информаци  .с выходов регистра 10 параллельно подаетс  . на дешифраторы 13 и 14. Причем, дешифратор 13 и индикатор 15 срабатывают при истинном значении информации, записанной в регистр 10, а дешифратор 14 перекодирует информацию (в случае искажени ) в позиции неисправных элементов эталонного блока 2. Блок 4 управлени  работает следующим образом. Перед началом работы по команде Сброс устройство приводитс  в исходное состо ние, при котором

на всех выходах генератора I тестов устанавливаютс  нулевые значени  сигналов. При поступлении команды Пуск (соответствующей единичному значению сигнала на шине пуска) на вход элемента ИЛИ 16, на его выходе образуетс  единичный сигнал, который подаетс  ,на вход элемента 17 задержки. С выхода элемента 17 задержки сигнал подаетс  на вход генератора 1 тестов и на блок 7 формировани  синхросигналов . Под воздействием этого сигнала генератор 1 тестов вырабатывает на своих выходах тестовое воздействие , представл ющее собой комбинацию нулевых и единичных сигналов , а блок 7 формирует синхросигналы дл  управлени  работой регистров сдвига. Тестовое воздействие поступает на входы элемента ШИ 1 6. Единичный сигнал с выхода элемента ИЛИ 16 поступает на вход элемента .17 задержки, который обеспечивает задержку этого сигнала на интервал времени, необходимый устройству дл  работы по одному тестовому воздействию . В дальнейшем задержанный сигнал с выхода элемента 17 подаетс  на генератор 1 тестов, под воздействием которого последний формирует очередное тестовое воздействие . Работа устройства заканчиваетс , когда все тестовые воздействи  сформированы и генератор 1 тестов выдает на все свои выходы нулевые значени  сигналов.

Схема представл ет собой возможный вариант построени  блока 4 управлени  устройства дл  контрол  цифровых блоков.

Таким образом, при контроле цифрвых узлов предлагаемым устройством становитс  возможным провер ть работоспособность одновременно двух блоков , получа  информацию о годности первого из .блоков, условно названного эталонным, по информации, записанной в первом регистре, а другогопо ответной реакции на входные тесты , сравниваемого с первым блоком. При этом веро тность .обнаружени  неисправностей не зависит от того, на четном или нечетном числе .эталонного блока про вилась та или ина  неисправность.

Форму.ча изобретени  1. Устройство дл  контрол  цифровых узлов, содержащее генератор тестов , выходы которого соединены соответственно с информационныьш входами блока управлени , с входами эталонного узла и с входами провер емого 5 узла, выходы которого соединены соответственно с первыми входами узлов сравнени , вторые входы которых соединены соответственно с выходами эталонного узла, выходы узлов сравнени 

О соединены соответственно с информационньми входами блока регистрации, и индикации, установочный вход которого соединен с установонным входом первого регистра сдвига и  вл етс 

5 установочным входом устройства, управл ющий вход устройства соединен с запускающим входом блока управлени , выход которого соединен с управл ющим входом генератора тестов, выход

0 сумматора соединен с информационным входом регистра сдвига, выход последнего разр да которого соединен с первым входом сумматора, группа выходов регистра сдвига соединена соответственно с входами первого дешифратора и второго дешифратора, выход которого соединен с входом блока индикации , отличающеес  тем, что, с целью повышени  достоверности .

0 контрол , в устройство введены второй регистр сдвига и блок формировани  синхросигналов, причем выход блока управлени  соединен с входом блока формировани  синхросигналов, первый

выход которого соединен с синхровходом второго регистра сдвига, управл ющий вход которого соединен с вторым выходом блока формировани  синхросигналов и с управл ющим входом первого регистра сдвига, второй вход сумматора , соединен с выходом последнего . разр да второго регистра сдвига, информационные входы которого соединены с выходами эталонного узла, установрчный вход первого регистра соединен с установочным входом второго регистра сдвига.

2. Устройство по п. 1, отличающеес  тем, что блок формировани  синхросигналов содержит элемент ИЛИ и элемент задержки, первый выход которого  вл етс  первым выходом блока, а остальные выходы элемента задержки соединены соответственно с входами элемента ИЛИ, выход которого  вл етс  вторым выходом блока, вход которого соединен с входом элемента задержки. 9 3. Устройство по п. 2, отли чающеес  тем, что блок управлени  содержит элемент ИЛИ, элемент задержки, выход которого  вл етс  выходом блока, запускающий вход которого соединен с первым вхо дом элемента ИЛИ, группа в:Joдoв которого соединена соответственно с информационными входами блока управ лени , выход элемента ШМ соединен с входом элемента задержки. Источники информации, прин тые во внимание при экспертизе Л (Ptfz.l 2 1.Выбор контрольных кодов дл  проверки цифровых схем на сложных схемных платах. Электройика. М., Мир, 1972, № 15, с. 50,51. 2.Локализаци  неисправностей в микропроцессорных системах при помощи шестнадцатиричных ключевых кодов. - Электроника, М., Мир, 1977, № 5, с. 23-27. 3.Авторское свидетельство СССР № 706849, кл. G 06 F 15/46, опублик . 1979 (прототип). « « л Т ГТТТ ffpoc

Claims (3)

1. Формула изобретения

   1. Устройство для контроля цифровых узлов, содержащее генератор тес тов, выходы которого соединены соответственно с информационными входами блока управления, с входами эталонного узла и с входами проверяемого узла, выходы которого соединены соответственно с первыми входами узлов сравнения, вторые входы которых соединены соответственно с выходами эталонного узла, выходы узлов сравнения соединены соответственно с информационными входами блока регистрации, и индикации, установочный вход которого соединен с установочным входом первого регистра сдвига и является установочным входом устройства, управляющий вход устройства соединен с запускающим входом блока управления, выход которого соединен с управляющим входом генератора тестов, выход сумматора соединен с информационным входом регистра сдвига, выход последнего разряда которого соединен с первым входом сумматора, группа выходов регистра сдвига соединена соответственно с входами первого дешифратора и второго дешифратора, выход которого соединен с входом блока индикации, отличающееся тем, что, с целью повышения достоверности контроля, в устройство введены второй регистр сдвига и блок формирования синхросигналов, причем выход блока управления соединен с входом блока формирования синхросигналов, первый выход которого соединен с синхровходом второго регистра сдвига, управляющий вход которого соединен с вторым выходом блока формирования синхросигналов и с управляющим входом первого регистра сдвига, второй вход сумматора. соединен с выходом последнего . разряда второго регистра сдвига, информационные входы которого соединены с выходами эталонного узла, установочный вход первого регистра соединен с установочным входом второго регистра сдвига.
2. 2. Устройство по π. 1, отличающееся тем, что блок формирования синхросигналов содержит элемент ИЛИ и элемент задержки, первый выход которого является первым выходом блока, а остальные выходы элемента задержки соединены соответственно с входами элемента ИЛИ, выход которого является вторым выходом блока, вход которого соединен с входом элемента задержки. ,
3. 3. Устройство по π. 2, отличающееся тем, что блок управления содержит элемент ИЛИ, элемент задержки, выход которого является выходом блока, запускающий вход которого соединен с первым входом элемента ИЛИ, группа вводов которого соединена соответственно с информационными входами блока управления, выход элемента ИЛИ соединен с входом элемента задержки.