SU877613A1 - Memory unit - Google Patents
Memory unit Download PDFInfo
- Publication number
- SU877613A1 SU877613A1 SU762430152A SU2430152A SU877613A1 SU 877613 A1 SU877613 A1 SU 877613A1 SU 762430152 A SU762430152 A SU 762430152A SU 2430152 A SU2430152 A SU 2430152A SU 877613 A1 SU877613 A1 SU 877613A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- address
- memory
- block
- addresses
- information
- Prior art date
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
Изобретение относится к вычислительной технике, а именно к запоминающим устройствам процессоров и каналов вычислительных машин, и может быть использовано при построении ЭВМ, средств автоматики, управле- 5 ния производственными процессами и коммутации сообщений.The invention relates to computer engineering, namely to the storage devices of computers and processors channels, and may be used in the construction of a computer, automatic means, the Department for 5 Nia production processes and message switching.
Известны запоминающие устройства, содержащие блок памяти, вход которого подключен к информационной шине, 10 а выход - к вентилям сумматора. ЭВМ снабжена запоминающим устройством, содержащим восемь общих регистров, которые можно использовать в качестве аккумуляторов, указателей, содержащих адреса ячеек памяти, а также индексных регистров длиной в полное слово С13·Known storage devices containing a memory unit, the input of which is connected to the information bus, 10 and the output to the valves of the adder. The computer is equipped with a storage device containing eight common registers that can be used as batteries, pointers containing memory cell addresses, and also full-word index registers C13 ·
Однако запоминающее устройство позволяет либо записасть информацию, либо прочитать ее в течение одного цикла. Адресация памяти осуществляется программой. Указанные недостат2 ки существенно снижают функциональные возможности данного запоминающего устройства.However, the storage device allows you to either record information or read it in one cycle. Memory addressing is carried out by the program. These shortcomings significantly reduce the functionality of this storage device.
Наиболее близким техническим решением к предлагаемому является запоминающее устройство, содержащее блок памяти адресов, информационные выходы которого подключены к соответствующей информационной шине, а один из адресных входов - к дешифратору, блок памяти микропрограмм, выход которого подключен к блоку счетчиков Г2].The closest technical solution to the proposed one is a storage device containing an address memory unit, the information outputs of which are connected to the corresponding information bus, and one of the address inputs is to a decoder, the firmware memory block, the output of which is connected to the block of counters G2].
Данное устройство обладает рядом существенных недостатков. Во-первых, блок памяти имеет только один адресный вход, что позволяет прочитать й записать информацию в него только по одному адресу, т.е. в течение одного такта работы процессора доступна только одна ячейка, тогда как в большинстве случаев необходимо иметь доступ к двум операциям и записать результат по третьему адресу.This device has a number of significant disadvantages. Firstly, the memory unit has only one address input, which allows you to read and write information to it at only one address, i.e. during one clock cycle of the processor, only one cell is available, while in most cases it is necessary to have access to two operations and record the result at the third address.
При существующей системе невозможно какое-либо распараллеливание пересыпок информации, так как память имеет всего лишь один вход. При выборе длинного операнда, замещенного более чем в двух подряд расположенных ячейках памяти, необходима обработка адреса на арифметических блоках, так как отсутствуют схемы перебора адресов памяти. Входящий в состав устройства блок счетчиков для целей переадресации не используется. Средства увеличения четного адреса на единицу позволяют выбрать не более двух подряд расположенных ячеек, причем старшее слово должно быть помещено в четную ячейку. Обратный перебор адресов от большего к меньшему вообще не предусмотрен.With the existing system, it is impossible to parallelize information overflows, since the memory has only one input. When choosing a long operand, substituted in more than two consecutive memory cells, it is necessary to process the address on arithmetic blocks, since there are no schemes for enumerating memory addresses. The counter block included in the device is not used for forwarding purposes. Means of increasing the even address by one allow you to select no more than two consecutive cells, and the high word should be placed in an even cell. Reverse enumeration of addresses from larger to smaller is not provided at all.
Цель изобретения - расширить ί область применения устройства путем циклического выполнения микропрограммы.The purpose of the invention is to expand ί the scope of application of the device by cyclically executing firmware.
Поставленная цель достигается тем, что устройство содержит дополнительные дешифраторы, регистр признаков адресов и коммутаторы, выходы которых подключены к соответствующим входам всех дешифраторов, выхода дополнительных дешифраторов, подключены к другим адресным входам блАка памяти адресов, первый, второй и третий входы коммутаторов соединены с выходами блока памяти микропрограмм, блоком счетчиков и регистром признаков адресов соответственно, четвертый вход 'коммутаторов подключен ко входу устройства, а вход регистра при знаков адресов подключен к блоку памяти микропррграмм.The goal is achieved in that the device contains additional decoders, a register of address signs and switches, the outputs of which are connected to the corresponding inputs of all decoders, the outputs of additional decoders, connected to other address inputs of the address memory block, the first, second and third inputs of the switches are connected to the outputs of the block microprogram memory, block of counters and register of address signs, respectively, the fourth input of the switches is connected to the input of the device, and the input of the register with the address cos connected to the block memory mikroprrgramm.
На чертеже дана блок-схема устройства.The drawing shows a block diagram of a device.
Устройство содержит блок 1 памяти адресов, информационные шины 2-4, дешифратор 5, дополнительные дешифраторы 6, коммутаторы 7, блок 8 памяти микропррграмм, блок 9 счетчиков (на чертеже не указан) регистр 10 признаков адресов, вход устройства, дешифраторы микропризнаков.The device contains an address memory unit 1, information buses 2-4, a decoder 5, additional decoders 6, switches 7, a microprogram memory unit 8, a counter unit 9 (not shown in the drawing), an address attribute register 10, a device input, microsignal decoders.
Запоминающее устройство работает следующим образом.The storage device operates as follows.
При выполнении операций над Числами, помещенными в блок 1 памяти адресов, в первом полутакте работы устройства orfH вызываются на информационные шины 2-4, а во втором полутакте работы устройства информации с информационных шин 2-4 записывает ся в блок 1 памяти адресов. Таким образом, в течение одного такта работы устройства участвуют шесть адресов ячеек блока памяти адресов 5 три адреса чтения и три адреса записи. Это позволяет осуществлять независимые и одновременные пересылки по трем информационным шинам, вызывать на обработку одновременно Ю два операнда в первом полутакте и записывать результат во втором и т.д. Адреса ячеек блока памяти адресов задаются несколькими .источниками. Например, это может быть адрес, 15 заданный по входу устройства от пульта управления (не показан) для выбора содержимого ячейки блока памяти адресов на индикацию. Другим источником адреса служит блок памяти микро20 программ, имеющий группы разрядов (поля), активизирующие соответствующий адресный вход блока памяти адресов 1. Третьим источником является блок счетчиков 9. Какой из источников 25 адреса должет быть подключен к соответствующему дешифратору 5 и 6, оп- . ределяется коммутаторами 7. Коммутаторы подключают к дешифраторам •г/кбо наиболее приоритетный источ30 ник - таковым является вход устройства (с пульта вмешивается оператор - ему дан высший приоритет), либо тот источник, подключение которого определяется состоянием регнст35 ра 10 признаков адресов дополнитель- , ными разрядами блока 8 памяти микропрограмм.When performing operations on the Numbers placed in the address memory block 1, in the first half-cycle of the operation of the orfH device, they are called onto the information buses 2-4, and in the second half-cycle of the operation of the device the information from the information buses 2-4 is written to the address memory block 1. Thus, during one clock cycle of the device, six addresses of cells of the address memory block 5 are involved, three read addresses and three write addresses. This makes it possible to carry out independent and simultaneous transfers on three data buses, to call two operands in the first half-cycle for processing simultaneously and record the result in the second, etc. The addresses of the cells of the address memory block are specified by several .sources. For example, it can be an address 15 specified at the input of the device from the control panel (not shown) for selecting the contents of a cell of the address memory block for indication. Another source of address is the micro20 program memory block, which has groups of bits (fields) that activate the corresponding address input of the address memory block 1. The third source is the counter block 9. Which of the 25 address sources should be connected to the corresponding decoder 5 and 6, op. shared by the switches 7. The switches connect to the decoders • g / kbo the highest priority source is 30 nickname - this is the input of the device (the operator intervenes from the remote control - it is given the highest priority), or that source whose connection is determined by the state of reg 35 35 10 signs of address additional , by the discharges of block 8 of the firmware memory.
При адресации блока 1 памяти адресов из блока 8 памяти микропрограмм 4θ коммутаторы 7 работают следующим образом (фиг. 2): часть разрядов (поле) адреса задает номер ячейки блокё памяти адресов, а другой разряд является признаком поля. Если состояние этого разряда единичное, то значение разрядов поля пропускается коммутатором и воспринимается как активный адрес блока 1 памяти адресов. Если же состояние признака поля нулевое, то в данном такте работ устройства 50 / » нет чтения (записи) р<а соответствую*щую информационную шину 2, 3 или 4. При этом разряда поля используются для выборки прочих микроприказов через дешифраторы микроприказов 55 дл.яг записи (чтения) информации на соответствующую информационную шину от прочих источников вычислительной машины (блоков, регистров, ком5 бинацийнных схем, не указаны). Нулевое значение поля и признака поля означает отсутствие операции, т.е. нет адреса и нет микроприэнака. Указанное соединение блоков значитель- 5 но повышает гибкость использования устройства, облегчает микропрограммирование и экономит объем блока 8 памяти микропрограмм вследствие использЬвания одних и тех же разрядов 10 как для адресации блока 1 памяти адресов, так и для кодирования микроприказов. Таким образом, задаются адреса явно и однозначно, что и необходимо при выполнении большинства 15 алгоритмов обработки.When addressing unit 1 of the address memory from unit 8 of the firmware memory 4 θ, the switches 7 operate as follows (Fig. 2): part of the bits (field) of the address sets the cell number of the address memory block, and the other bit is a sign of the field. If the state of this discharge is single, then the value of the field bits is skipped by the switch and is perceived as the active address of the address memory unit 1. If the status of the field attribute is zero, then in this cycle of the 50 / ”device there is no reading (writing) p <a corresponding * information bus 2, 3 or 4. In this case, the field discharge is used to select other micro-orders through 55- dl micro-decoders. I g of recording (reading) the information on the corresponding data line from other sources computer (blocks registers kom5 binatsiynnyh circuits are not shown). Zero value of the field and field sign means the absence of operation, i.e. there is no address and no micro-attribute. The indicated connection of the blocks significantly 5 increases the flexibility of using the device, facilitates microprogramming and saves the volume of the microprogramme memory block 8 due to the use of the same bits 10 both for addressing the address memory block 1 and for encoding micro-orders. Thus, the addresses are set explicitly and unambiguously, which is necessary when most of the 15 processing algorithms are executed.
Однако при обработке длинных операндов, формат которых в несколько раз больше чем формат слова блока 1 памяти адресов, необходим дополни- 20 тельный аппарат, так как на обработку информация может выбираться только по частям словами блока 1 памяти адресов, и над каждым словом должна быть проведена одна и та- же 25 операция. При явном задании адресов памяти микропрограмма будет линейной и займет много ячеек блока 8 памяти микропрограммо Если учесть, что каждая процедура в действительности уо не ограничивается одной ячейкой памяти, а составляет 6-10 ячеек, то стает очевидной громоздкость такой системы адресации.However, when processing long operands, the format of which is several times larger than the word format of block 1 of the address memory, an additional apparatus is necessary, since information can be selected only partially by the words of block 1 of the address memory, and each word must be carried out one and the same 25 operation. If the memory addresses are explicitly set, the firmware will be linear and will occupy many cells of the microprogramme's memory block 8. If we take into account that each procedure is actually not limited to one memory cell, but is 6-10 cells, then the cumbersomeness of such an addressing system becomes obvious.
Для обработки длинных операндов , используется переадресация памяти через блок 9 счетчиков, на которые заносится адрес первых из обрабатываемых подряд расположенных ячеек памяти. Микропрограмма выполняется ,ци- . клически, при этом в каждом цикле значение счетчиков продвигается (умень шается или увеличивается на определенную величину). В каждом цикле обрабатывается новая группа ячеек. Очевидна экономия ячеек блока 8 памяти микропрограмм.To process long operands, memory forwarding is used through block 9 counters, to which the address of the first of the processed memory cells located in a row is entered. The firmware is running, qi. clinically, while in each cycle the value of the counters advances (decreases or increases by a certain amount). In each cycle, a new group of cells is processed. The obvious savings in the cells of block 8 of the firmware memory.
При выполнении сложных микропрог грамм, каковыми являются операции обработки длинных операндов, возникает необходимость работать как с явной _ адресацией, так и с переадресацией, причем часть адресов может задаваться явно, другие могут задаваться блоком 9 счетчиков, а то и вовсе не использоваться, в то время как соот- 5* ветствующие поля кодируют микроприказы управления. Число сочетаний при шести адресах огромно и все сочетания могут быть использованы.When performing complex micrograms, which are the operations of processing long operands, it becomes necessary to work with both explicit _ addressing and redirection, some of the addresses can be set explicitly, others can be set by block 9 counters, or even not used at all while soot- 5 * sponding field encode control mikroprikazy. The number of combinations at six addresses is huge and all combinations can be used.
Как видно из описания работы предлагаемого устройства, система адресации очень гибкая и позволяет максимально использовать возможность адресования к блоку памяти по нескольким адресам.As can be seen from the description of the operation of the proposed device, the addressing system is very flexible and allows you to maximize the ability of addressing to the memory block at several addresses.
Устройство реализовано в ЭВМ ЕС-1033 и показывает высокую эффективность. Так производительность ЭВМ на десятичных и логических операциях, где используются длинные one- ι ранды составляет 150 тыс. оп/с, что в 4 раза больше, чем у ее Предшественницы ЕС-ЮЗО.The device is implemented in the computer EC-1033 and shows high efficiency. So the performance of computers on decimal and logical operations where long one- rands are used is 150 thousand op / s, which is 4 times more than that of its predecessor, the EU-SWO.
Объем блока памяти микропрограмм сократился с 4096 ячеек до 2048, причем для микропрограмм обработки используется около 1200 ячеек, т.е. в 3 раза меньше чем в ЕС-1030.The volume of the microprogram memory block was reduced from 4096 cells to 2048, and about 1200 cells are used for processing microprograms, i.e. 3 times less than in the EU-1030.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762430152A SU877613A1 (en) | 1976-12-16 | 1976-12-16 | Memory unit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762430152A SU877613A1 (en) | 1976-12-16 | 1976-12-16 | Memory unit |
Publications (1)
Publication Number | Publication Date |
---|---|
SU877613A1 true SU877613A1 (en) | 1981-10-30 |
Family
ID=20686683
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU762430152A SU877613A1 (en) | 1976-12-16 | 1976-12-16 | Memory unit |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU877613A1 (en) |
-
1976
- 1976-12-16 SU SU762430152A patent/SU877613A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR940000293B1 (en) | Simplified synchronous mesh processor | |
KR940015852A (en) | Handler with long instruction word | |
JPH0128409B2 (en) | ||
GB1318231A (en) | Data-processing systems | |
US3706077A (en) | Multiprocessor type information processing system with control table usage indicator | |
US4460972A (en) | Single chip microcomputer selectively operable in response to instructions stored on the computer chip or in response to instructions stored external to the chip | |
US4554627A (en) | Data processing system having a unique micro-sequencing system | |
JPS61210477A (en) | Vector type association memory system | |
EP0167959B1 (en) | Computer vector register processing | |
SU877613A1 (en) | Memory unit | |
EP0012242B1 (en) | Digital data processor for word and character oriented processing | |
EP0166772B1 (en) | Improvements in or relating to computer systems | |
US6275925B1 (en) | Program execution method and program execution device | |
RU2066067C1 (en) | Central processor for multiple-processor computer system | |
EP0020972B1 (en) | Program controlled microprocessing apparatus | |
US4408271A (en) | Circuit for implementing a digital computer instruction | |
JPS638971A (en) | Polynomial vector arithmetic and control unit | |
JPS6097440A (en) | Virtual multiprocessor device | |
US4805133A (en) | Processor memory element and a new computer architecture | |
EP0715252A1 (en) | A bit field peripheral | |
SU692400A1 (en) | Computing system | |
RU2179333C1 (en) | Synergistic computer system | |
JPS6230455B2 (en) | ||
RU2010318C1 (en) | Memory control unit | |
JPH0256029A (en) | General register switching system |