SU877613A1 - Memory unit - Google Patents

Description

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам процессоров и каналов вычислительных машин, и может быть использовано при построении ЭВМ, средств автоматики, управле- ⁵ ния производственными процессами и коммутации сообщений.The invention relates to computer engineering, namely to the storage devices of computers and processors channels, and may be used in the construction of a computer, automatic means, the Department for ⁵ Nia production processes and message switching.

Известны запоминающие устройства, содержащие блок памяти, вход которого подключен к информационной шине, ¹⁰ а выход - к вентилям сумматора. ЭВМ снабжена запоминающим устройством, содержащим восемь общих регистров, которые можно использовать в качестве аккумуляторов, указателей, содержащих адреса ячеек памяти, а также индексных регистров длиной в полное слово С13·Known storage devices containing a memory unit, the input of which is connected to the information bus, ¹⁰ and the output to the valves of the adder. The computer is equipped with a storage device containing eight common registers that can be used as batteries, pointers containing memory cell addresses, and also full-word index registers C13 ·

Однако запоминающее устройство позволяет либо записасть информацию, либо прочитать ее в течение одного цикла. Адресация памяти осуществляется программой. Указанные недостат2 ки существенно снижают функциональные возможности данного запоминающего устройства.However, the storage device allows you to either record information or read it in one cycle. Memory addressing is carried out by the program. These shortcomings significantly reduce the functionality of this storage device.

Наиболее близким техническим решением к предлагаемому является запоминающее устройство, содержащее блок памяти адресов, информационные выходы которого подключены к соответствующей информационной шине, а один из адресных входов - к дешифратору, блок памяти микропрограмм, выход которого подключен к блоку счетчиков Г2].The closest technical solution to the proposed one is a storage device containing an address memory unit, the information outputs of which are connected to the corresponding information bus, and one of the address inputs is to a decoder, the firmware memory block, the output of which is connected to the block of counters G2].

Данное устройство обладает рядом существенных недостатков. Во-первых, блок памяти имеет только один адресный вход, что позволяет прочитать й записать информацию в него только по одному адресу, т.е. в течение одного такта работы процессора доступна только одна ячейка, тогда как в большинстве случаев необходимо иметь доступ к двум операциям и записать результат по третьему адресу.This device has a number of significant disadvantages. Firstly, the memory unit has only one address input, which allows you to read and write information to it at only one address, i.e. during one clock cycle of the processor, only one cell is available, while in most cases it is necessary to have access to two operations and record the result at the third address.

При существующей системе невозможно какое-либо распараллеливание пересыпок информации, так как память имеет всего лишь один вход. При выборе длинного операнда, замещенного более чем в двух подряд расположенных ячейках памяти, необходима обработка адреса на арифметических блоках, так как отсутствуют схемы перебора адресов памяти. Входящий в состав устройства блок счетчиков для целей переадресации не используется. Средства увеличения четного адреса на единицу позволяют выбрать не более двух подряд расположенных ячеек, причем старшее слово должно быть помещено в четную ячейку. Обратный перебор адресов от большего к меньшему вообще не предусмотрен.With the existing system, it is impossible to parallelize information overflows, since the memory has only one input. When choosing a long operand, substituted in more than two consecutive memory cells, it is necessary to process the address on arithmetic blocks, since there are no schemes for enumerating memory addresses. The counter block included in the device is not used for forwarding purposes. Means of increasing the even address by one allow you to select no more than two consecutive cells, and the high word should be placed in an even cell. Reverse enumeration of addresses from larger to smaller is not provided at all.

Цель изобретения - расширить ί область применения устройства путем циклического выполнения микропрограммы.The purpose of the invention is to expand ί the scope of application of the device by cyclically executing firmware.

Поставленная цель достигается тем, что устройство содержит дополнительные дешифраторы, регистр признаков адресов и коммутаторы, выходы которых подключены к соответствующим входам всех дешифраторов, выхода дополнительных дешифраторов, подключены к другим адресным входам блАка памяти адресов, первый, второй и третий входы коммутаторов соединены с выходами блока памяти микропрограмм, блоком счетчиков и регистром признаков адресов соответственно, четвертый вход 'коммутаторов подключен ко входу устройства, а вход регистра при знаков адресов подключен к блоку памяти микропррграмм.The goal is achieved in that the device contains additional decoders, a register of address signs and switches, the outputs of which are connected to the corresponding inputs of all decoders, the outputs of additional decoders, connected to other address inputs of the address memory block, the first, second and third inputs of the switches are connected to the outputs of the block microprogram memory, block of counters and register of address signs, respectively, the fourth input of the switches is connected to the input of the device, and the input of the register with the address cos connected to the block memory mikroprrgramm.

На чертеже дана блок-схема устройства.The drawing shows a block diagram of a device.

Устройство содержит блок 1 памяти адресов, информационные шины 2-4, дешифратор 5, дополнительные дешифраторы 6, коммутаторы 7, блок 8 памяти микропррграмм, блок 9 счетчиков (на чертеже не указан) регистр 10 признаков адресов, вход устройства, дешифраторы микропризнаков.The device contains an address memory unit 1, information buses 2-4, a decoder 5, additional decoders 6, switches 7, a microprogram memory unit 8, a counter unit 9 (not shown in the drawing), an address attribute register 10, a device input, microsignal decoders.

Запоминающее устройство работает следующим образом.The storage device operates as follows.

При выполнении операций над Числами, помещенными в блок 1 памяти адресов, в первом полутакте работы устройства orfH вызываются на информационные шины 2-4, а во втором полутакте работы устройства информации с информационных шин 2-4 записывает ся в блок 1 памяти адресов. Таким образом, в течение одного такта работы устройства участвуют шесть адресов ячеек блока памяти адресов 5 три адреса чтения и три адреса записи. Это позволяет осуществлять независимые и одновременные пересылки по трем информационным шинам, вызывать на обработку одновременно Ю два операнда в первом полутакте и записывать результат во втором и т.д. Адреса ячеек блока памяти адресов задаются несколькими .источниками. Например, это может быть адрес, 15 заданный по входу устройства от пульта управления (не показан) для выбора содержимого ячейки блока памяти адресов на индикацию. Другим источником адреса служит блок памяти микро20 программ, имеющий группы разрядов (поля), активизирующие соответствующий адресный вход блока памяти адресов 1. Третьим источником является блок счетчиков 9. Какой из источников 25 адреса должет быть подключен к соответствующему дешифратору 5 и 6, оп- . ределяется коммутаторами 7. Коммутаторы подключают к дешифраторам •г/кбо наиболее приоритетный источ₃₀ ник - таковым является вход устройства (с пульта вмешивается оператор - ему дан высший приоритет), либо тот источник, подключение которого определяется состоянием регнст₃₅ ра 10 признаков адресов дополнитель- , ными разрядами блока 8 памяти микропрограмм.When performing operations on the Numbers placed in the address memory block 1, in the first half-cycle of the operation of the orfH device, they are called onto the information buses 2-4, and in the second half-cycle of the operation of the device the information from the information buses 2-4 is written to the address memory block 1. Thus, during one clock cycle of the device, six addresses of cells of the address memory block 5 are involved, three read addresses and three write addresses. This makes it possible to carry out independent and simultaneous transfers on three data buses, to call two operands in the first half-cycle for processing simultaneously and record the result in the second, etc. The addresses of the cells of the address memory block are specified by several .sources. For example, it can be an address 15 specified at the input of the device from the control panel (not shown) for selecting the contents of a cell of the address memory block for indication. Another source of address is the micro20 program memory block, which has groups of bits (fields) that activate the corresponding address input of the address memory block 1. The third source is the counter block 9. Which of the 25 address sources should be connected to the corresponding decoder 5 and 6, op. shared by the switches 7. The switches connect to the decoders • g / kbo the highest priority source is ₃₀ nickname - this is the input of the device (the operator intervenes from the remote control - it is given the highest priority), or that source whose connection is determined by the state of reg _{35 35} 10 signs of address additional , by the discharges of block 8 of the firmware memory.

При адресации блока 1 памяти адресов из блока 8 памяти микропрограмм ₄θ коммутаторы 7 работают следующим образом (фиг. 2): часть разрядов (поле) адреса задает номер ячейки блокё памяти адресов, а другой разряд является признаком поля. Если состояние этого разряда единичное, то значение разрядов поля пропускается коммутатором и воспринимается как активный адрес блока 1 памяти адресов. Если же состояние признака поля нулевое, то в данном такте работ устройства 50 / » нет чтения (записи) р<а соответствую*щую информационную шину 2, 3 или 4. При этом разряда поля используются для выборки прочих микроприказов через дешифраторы микроприказов ⁵⁵ дл.я^г записи (чтения) информации на соответствующую информационную шину от прочих источников вычислительной машины (блоков, регистров, ком5 бинацийнных схем, не указаны). Нулевое значение поля и признака поля означает отсутствие операции, т.е. нет адреса и нет микроприэнака. Указанное соединение блоков значитель- 5 но повышает гибкость использования устройства, облегчает микропрограммирование и экономит объем блока 8 памяти микропрограмм вследствие использЬвания одних и тех же разрядов ¹⁰ как для адресации блока 1 памяти адресов, так и для кодирования микроприказов. Таким образом, задаются адреса явно и однозначно, что и необходимо при выполнении большинства 15 алгоритмов обработки.When addressing unit 1 of the address memory from unit 8 of the firmware memory ₄ θ, the switches 7 operate as follows (Fig. 2): part of the bits (field) of the address sets the cell number of the address memory block, and the other bit is a sign of the field. If the state of this discharge is single, then the value of the field bits is skipped by the switch and is perceived as the active address of the address memory unit 1. If the status of the field attribute is zero, then in this cycle of the 50 / ”device there is no reading (writing) p <a corresponding * information bus 2, 3 or 4. In this case, the field discharge is used to select other micro-orders through ^55- dl micro-decoders. I ^{g of} recording (reading) the information on the corresponding data line from other sources computer (blocks registers kom5 binatsiynnyh circuits are not shown). Zero value of the field and field sign means the absence of operation, i.e. there is no address and no micro-attribute. The indicated connection of the blocks significantly 5 increases the flexibility of using the device, facilitates microprogramming and saves the volume of the microprogramme memory block 8 due to the use of the same bits ¹⁰ both for addressing the address memory block 1 and for encoding micro-orders. Thus, the addresses are set explicitly and unambiguously, which is necessary when most of the 15 processing algorithms are executed.

Однако при обработке длинных операндов, формат которых в несколько раз больше чем формат слова блока 1 памяти адресов, необходим дополни- 20 тельный аппарат, так как на обработку информация может выбираться только по частям словами блока 1 памяти адресов, и над каждым словом должна быть проведена одна и та- же 25 операция. При явном задании адресов памяти микропрограмма будет линейной и займет много ячеек блока 8 памяти микропрограммо Если учесть, что каждая процедура в действительности уо не ограничивается одной ячейкой памяти, а составляет 6-10 ячеек, то стает очевидной громоздкость такой системы адресации.However, when processing long operands, the format of which is several times larger than the word format of block 1 of the address memory, an additional apparatus is necessary, since information can be selected only partially by the words of block 1 of the address memory, and each word must be carried out one and the same 25 operation. If the memory addresses are explicitly set, the firmware will be linear and will occupy many cells of the microprogramme's memory block 8. If we take into account that each procedure is actually not limited to one memory cell, but is 6-10 cells, then the cumbersomeness of such an addressing system becomes obvious.

Для обработки длинных операндов , используется переадресация памяти через блок 9 счетчиков, на которые заносится адрес первых из обрабатываемых подряд расположенных ячеек памяти. Микропрограмма выполняется ,ци- . клически, при этом в каждом цикле значение счетчиков продвигается (умень шается или увеличивается на определенную величину). В каждом цикле обрабатывается новая группа ячеек. Очевидна экономия ячеек блока 8 памяти микропрограмм.To process long operands, memory forwarding is used through block 9 counters, to which the address of the first of the processed memory cells located in a row is entered. The firmware is running, qi. clinically, while in each cycle the value of the counters advances (decreases or increases by a certain amount). In each cycle, a new group of cells is processed. The obvious savings in the cells of block 8 of the firmware memory.

При выполнении сложных микропрог грамм, каковыми являются операции обработки длинных операндов, возникает необходимость работать как с явной _ адресацией, так и с переадресацией, причем часть адресов может задаваться явно, другие могут задаваться блоком 9 счетчиков, а то и вовсе не использоваться, в то время как соот- ⁵* ветствующие поля кодируют микроприказы управления. Число сочетаний при шести адресах огромно и все сочетания могут быть использованы.When performing complex micrograms, which are the operations of processing long operands, it becomes necessary to work with both explicit _ addressing and redirection, some of the addresses can be set explicitly, others can be set by block 9 counters, or even not used at all while soot- ⁵ * sponding field encode control mikroprikazy. The number of combinations at six addresses is huge and all combinations can be used.

Как видно из описания работы предлагаемого устройства, система адресации очень гибкая и позволяет максимально использовать возможность адресования к блоку памяти по нескольким адресам.As can be seen from the description of the operation of the proposed device, the addressing system is very flexible and allows you to maximize the ability of addressing to the memory block at several addresses.

Устройство реализовано в ЭВМ ЕС-1033 и показывает высокую эффективность. Так производительность ЭВМ на десятичных и логических операциях, где используются длинные one- ι ранды составляет 150 тыс. оп/с, что в 4 раза больше, чем у ее Предшественницы ЕС-ЮЗО.The device is implemented in the computer EC-1033 and shows high efficiency. So the performance of computers on decimal and logical operations where long one- rands are used is 150 thousand op / s, which is 4 times more than that of its predecessor, the EU-SWO.

Объем блока памяти микропрограмм сократился с 4096 ячеек до 2048, причем для микропрограмм обработки используется около 1200 ячеек, т.е. в 3 раза меньше чем в ЕС-1030.The volume of the microprogram memory block was reduced from 4096 cells to 2048, and about 1200 cells are used for processing microprograms, i.e. 3 times less than in the EU-1030.

Claims (2)

Изобретение относитс  к вычислительной технике, а именно к запоминающим устройствам процессоров и каналов вычислительных машин, и может быть использовано при построении ЭВМ, средств .автоматики, управлени  производственными процессами и к мутации сообщений. Известны запоминающие устройства содержащие блок пам ти, вход которо го подключен к информационной шине, а выход - к вентил м сумматора. ЭВМ снабжена запоминающим устройством, содержащим восемь общих регистров, которые можно использовать в качеств аккумул торов, указателей, содержащи адреса  чеек пам ти, а также индексных регистров длиной в полное слово гп. Однако запоминающее устройство позвол ет либо записасть информацию либо прочитать ее в течение одного цикла. Адресаци  пам ти осуществл етс  программой. Указанные недостат ки существенно снижают функциональные возможности данного запоминающего устройства. Наиболее близким техническим решением к предлагаемому  вл етс  запоминающее устройство, содержащее блок пам ти адресов, информационные выходы которого подключены к соответствующей информационной шине, а один из адресных входов - к дешифратору , блок пам ти микропрограмм, выход которого подключен к блоку счетчиков Г23. Данное устройство обладает р дом существенных недостатков. Во-первых, блок пам ти имеет только один адресный вход, что позвол ет прочитать и записать информацию в него только по одному адресу, т.е. в течение одного такта работы процессора доступна только одна  чейка, тогда как в большинстве случаев необходимо иметь доступ к двум операци м и записать результат по третьему адресу При существующей системе невозможно какое-либо распараллеливание пересылок информации, так как пам ть име всего лишь один вход. При выборе длинного операнда, замещенного более чем в двух подр д расположенных  чейках пам ти, необходима обработка адреса на арифметических блоках так как отсутствуют схемы перебора адресов пам ти. Вход щий в состав устройства блок счетчиков дл  целей переадресации не используетс . Средства увеличени  четного адреса на единицу позвол ют выбрать не более двух подр д расположенных  чеек при чем старшее слово должно быть помещено в четную  чейку. Обратный перебор адресов от большего к меньшему вообще не предусмотрен. Цель изобретени  - расщириФь i область применени  устройства путем циклического выполнени  микропрограм мы. Поставленна  цель достигаетс  тем что устройство содержит дополнительные дешифраторы, регистр призмаков адресов и коммутаторы, выходы которых подключены к соответствующим входам всех дешифраторов выходы дополнительных дешифраторов, подключены к другим адресным входам блДка пам ти адресов, первый, второй и тре тий входы коммутаторов соединены с выходами блока пам ти микропрограмм, блоком счетчиков и регистром признаков адресов соответственно, четве тый вход коммутаторов подключен ко входу устройства, а вход регистра пр знаков адресов подкшочен к блоку пам ти микропррграмм. На чертеже дана блок-схема устрой ства. Устройство содержит блок 1 пам ти адресов, информационные шины 2-4, дешифратор 5, дополнительные дешифраторы 6, коммутаторы 7, блок 8 пам ти микропрограмм, блок 9 счетчиков (на чертеже не указан) регистр 10 пр знаков адресов, вход устройства, дешифраторы мнкропризнаков. Заломинакщее устройство работает следующим образом. При выполнении операций над числами , помещенными в блок 1 пам ти адресов, в первом полутакте работы устройства вызываютс  на информа ционные оптаы 2-4, а во втором полутакте работы устройства информации с информационных шин 2-4 записывает34 с  в блок 1 пам ти адресов. Таким образом , в течение одного такта работы устройства участвуют шесть адресов  чеек блока пам ти адресов три адреса чтени  и три адреса за писи . Это позвол ет осуществл ть независимые и одновременные пересьтки по трем информационньм шинам, вызывать на обработку одновременно два операнда в первом полутакте и записывать результат so втором и т.д. Адреса  чеек блока пам ти адресов задаютс  несколькими -источниками . Например, это может быть адрес, заданный по входу устройства от пульта управлени  (не показан) дл  выбора содержимого  чейки блока пам ти адресов на индикацию. Другим источником адреса слуткит блок пам ти микропрограмм , имек ций группы разр дов ( пол ), активизирующие соответствую адресный вход блока пам ти адресов . Третьим источником  вл етс  блок счетчиков 9. Какой из источников адреса должет быть подключен к соответствующему дешифратору 5 и 6, оп- редел етс  коммутаторами 7. Коммутас торы подключают к дешифраторам jm6o наиболее приоритетный ИСТОЧНИК - таковым  вл етс  вход устройства (с пульта вмешиваетс  оператор - ему дан высший приоритет), j-шбо тот источник, подключение которого определ етс  состо нием регистра 10 признаков адресов дополнительными разр дами блока 8 пам ти микропрограмм . При адресации блока 1 пам ти адресов из блока 8 пам ти микропрограмм коммутаторы 7 работают следук цим образом (фиг. 2): часть разр дов (поле) адреса задает номер  чейки блоке пам ти адресов, а другой разр д  вл етс  признаком пол . Если состо ние этого разр да единичное, то значение разр дов пол  пропускаетс  коммутатором и воспринимаетс  как активный адрес блока 1 пам ти адресов. Если же состо ние признака пол  нулевое, то в данном такте работ устройства нет чтени  (записи) на соответствую щую информационную шину 2, 3 или 4. При этом разр ды пол  используютс  дл  выборки прочих микроприказов через дешифраторы микроприказов ДЛЯ записи (чтени )информации на соответствующую информационную шину от прочих источников вычислительной машины (блоков, регистрор, ком5 бинациОнных схем, не указаны. Нуле вое значение пол  и признака пол  означает отсутствие операции, т.е. нет адреса и нет микропризнака. Ука занное соединение блоков значительно повышает гибкость использовани  устройства, облегчает микропрограмм рование и экономит объем блока 8 пам ти микропрограмм вследствие использЬвани  одних и тех же разр дов как дл  адресации блока 1 пам ти ад ресов, так и дл  кодировани  микроприказов . Таким образом, эадаютс адреса  вно и однозначно, что и необхода1мо при вьшолнении большинства алгоритмов обработки. Однако при обработке длинных опе рандов, формат которых в несколько раз больше чем формат слова блока 1 пам ти адресов, необходим дополнительный аппарат, так как на обработку информаци  может выбиратьс  только по част м словами блока 1 пам ти адресов, и над каждым словом должна быть проведена одна и та- же операци . При  вном задании адресов пам ти микропрограмма будет линейной и займет много  чеек блока 8 пам ти микропрограммо Если учесть, что кажда  процедура в действительности не ограничиваетс  одной  чейкой пам ти , а составл ет 6-10  чеек, то стает очевидной громоздкость такой системы адресации. Дл  обработки длинных операндов используетс  переадресаци  пам ти через блок 9 счетчиков, на которые заноситс  адрес первых из обрабатьта емых подр д расположенных  чеек пам  ти. Микропрограмма выполн етс  .циклически , при зтом в каждом цикле значение счетчиков продвигаетс  (уме шаетс  или увеличиваетс  на определенную величину). В каждом цикле обрабатьгааетс  нова  группа  чеек. Оче видна экономи   чеек блока 8 пам ти микропрограмм. При выполнении сложных микропрог грамм, каковыми  вл ютс  операции обработки длинных операндов, возника ет необходимость работать как с  вно адресацией, так и с переадресацией, причем часть адресов может задаватьс   вно, другие могут задаватьс  бло ком 9 счетчиков, а то и вовсе не использоватьс , в то врем  как соответствующие пол  кодируют микроприка зы управлени . Число сочетаний йри 6 шести адресах огромно и все сочетани  могут быть использованы. Как видно из описани  работы предлагаемого устройства, система адресации очень гиб1ка  и позвол ет максимально использовать возможность адресовани  к блоку пам ти по нескольким адресам. Устройство реализовано в ЭЮ1 ЕС-1033 и показывает высокую эффективность . Так производительность ЭВМ на дес тичных и логических операци х , где используютс  длинные one- i ранды составл ет 150 тыс. оп/с, что в 4 раза больше, чем у ее предшестверницы ЕС-ЮЗО. Объем блока пам ти микропрограмм сократилс  с 4096  чеек до 2048, причем дл  микропрограмм обработки используетс  около 1200  чеек, т.е. в 3 раза меньше чем в ЕС-1030. Формула изобретени  Запоминающее устройство,содержащее блок пам ти адресов, информационные выходы которого подключены к соответствующей информационной шине, а один из адресных входов - к дешифратору , блок П 1мйти микропрограмм, выход которого подключен к блоку счетчиков, отлич ающее-. тем, что, с целью распшрени  области , применени  устройства путем циклического выполнени  микропрограммы , оно содержит дополнительные дешифраторы , регистр признаков адресов и коммутаторы, выходы которых подключены к соответствующим входам всех дешифраторов, выходы дополнительных дешифраторов подключены к другим адресньм входам блока пам ти адресов, первь, второй и третий входы коммутаторов соединены с выходами блока пам ти ,микропрограмм, блоком счетчиков и регистром признаков адресов соответственно, четвертый вход коммутаторов подключен ко.входу устройства , а вход регистра признаков адресов подключен к блоку пам ти микропрограмм . Источники информации, прин тые во внимание при экспертизе 1,Соучек Б. Мини-ЭВМ в системах , обработки информации. Мир, 1976, стр. 285-304. The invention relates to computer technology, in particular, to storage devices of processors and channels of computers, and can be used in the construction of computers, automation equipment, control of production processes and message mutation. Memory devices are known that contain a memory block whose input is connected to the information bus, and the output is connected to the adder valves. The computer is equipped with a memory device containing eight general registers that can be used as batteries, pointers containing memory cell addresses, as well as index registers of the full word length gp. However, the storage device either allows you to record information or read it in one cycle. The memory is addressed by the program. These drawbacks significantly reduce the functionality of this storage device. The closest technical solution to the proposed is a memory device containing an address memory block, whose information outputs are connected to the corresponding information bus, and one of the address inputs is to the decoder, a microprogram memory block, the output of which is connected to the G23 counter block. This device has a number of significant drawbacks. First, the memory block has only one address input, which allows reading and writing information to it only at one address, i.e. during one processor cycle, only one cell is available, whereas in most cases it is necessary to have access to two operations and record the result at a third address. With the existing system, it is impossible to parallelize information transfers, since the memory has only one input. When choosing a long operand substituted in more than two subdivisions of memory cells, it is necessary to process the address on arithmetic blocks since there are no schemes for sorting memory addresses. The counter block included in the device is not used for forwarding purposes. The means of incrementing an even address by one allows you to select no more than two subdivisions of cells, with the high word being placed in an even cell. Reverse enumeration of addresses from larger to smaller is not provided at all. The purpose of the invention is to expand the range of application of the device by cyclically executing the firmware. The goal is achieved by the fact that the device contains additional decoders, the prism register of addresses and switches, the outputs of which are connected to the corresponding inputs of all decoders, the outputs of additional decoders, are connected to other address inputs of the address memory block, the first, second and third inputs of switches are connected to the outputs of the block the firmware memory, the counter block and the address feature register respectively, the fourth input of the switches is connected to the input of the device, and the register of the address signs cos podkshochen to the block memory mikroprrgramm. The drawing is a block diagram of the device. The device contains block 1 of address memory, information buses 2-4, decoder 5, additional decoders 6, switches 7, block 8 of microprogram memory, block 9 of counters (not shown) register 10 with correct addresses, device input, decoders . The bucket device works as follows. When performing operations on numbers placed in the block 1 of the address memory, in the first half-cycle of operation, the device is called on information devices 2–4, and in the second half-cycle of operation of the device, the information from the information buses 2–4 records 34 seconds in block 1 of the address memory. Thus, during one cycle of operation of the device, six addresses of the memory block of the addresses of three read addresses and three write addresses are involved. This allows independent and simultaneous swapping on three information buses, calling two operands simultaneously for processing in the first half-cycle and recording the result of the so second and so on. Cell addresses of the address memory block are specified by several sources. For example, it may be an address specified on the input of a device from a control panel (not shown) for selecting the contents of a cell of an address memory block for indication. Another source of the address is a memory block of firmware, firmware bit group (floor), activating the corresponding address input of the address memory block. The third source is a block of counters 9. Which of the address sources should be connected to the corresponding decoder 5 and 6 is determined by the switches 7. The switches connect the most priority SOURCE to the jm6o decoders — this is the input of the device (the operator intervenes with the console) it is given the highest priority), j-the source, the connection of which is determined by the state of the register of 10 characteristics of addresses by additional bits of the microprogram memory block 8. When addressing the address memory block 1 from the microprogram memory block 8, the switches 7 operate as follows (Fig. 2): part of the address bits (field) specifies the cell number of the address memory block, and another bit is a sign of the field. If the state of this bit is one, then the value of the bit bits is skipped by the switch and is taken as the active address of the address memory block 1. If the state of the field sign is zero, then in this operation cycle of the device there is no read (write) to the corresponding information bus 2, 3 or 4. In this case, the field bits are used to sample other micro orders through micro code decoders for recording (reading) information on the corresponding information bus from other sources of the computing machine (blocks, register, com- bin binaries) are not indicated. A null value of a field and a sign of a field means no operation, i.e. there is no address and no micro-sign. This greatly increases the flexibility of the device, facilitates microprogramming, and saves the size of the microprogram memory block 8 by using the same bits both for addressing the address memory block 1 and for encoding micro orders. Thus, the address is clearly and unambiguously , as it is necessary when executing most processing algorithms.However, when processing long operands, the format of which is several times larger than the word format of the block 1 of the address memory, an additional apparatus is needed, that how to process information can be selected only in portions words unit 1 memory address and every word and a Ta same operation must be performed. When explicitly specifying memory addresses, the firmware will be linear and will take many cells of memory block 8, microprogram If we consider that each procedure is not really limited to one memory cell, but 6-10 cells, then the cumbersome nature of such an addressing system becomes obvious. For processing long operands, memory forwarding is used through a block of 9 counters, to which the address of the first of the processed subdivisions of the memory cells is entered. The firmware is executed cyclically, while in each cycle the value of the counters is advanced (increased or increased by a certain amount). In each cycle, a new group of cells is processed. One can see the savings of the microprogram memory block 8. When performing complex microprogrammes, such as processing operations of long operands, it is necessary to work with both explicit addressing and redirection, and some of the addresses can be set explicitly, others can be set by 9 counters, or even not at all, while the corresponding fields encode control micro-codes. The number of combinations yri 6 six addresses is huge and all combinations can be used. As can be seen from the description of the operation of the proposed device, the addressing system is very flexible and allows maximum use of the possibility of addressing the memory block at several addresses. The device is implemented in the ECU1 EC-1033 and shows high efficiency. Thus, computer performance in decimal and logical operations, where long one-i rands are used, is 150 thousand op / s, which is 4 times greater than that of its predecessor, EU-UZO. The capacity of the firmware memory was reduced from 4096 cells to 2048, with about 1200 cells used for processing firmware, i.e. 3 times less than in the EU-1030. The invention contains a memory device containing an address memory block, whose information outputs are connected to the corresponding information bus, and one of the address inputs is to the decoder, block P 1mryt microprograms, the output of which is connected to the counter block, which differs. By the fact that, in order to spread the area, to use the device by cyclically executing the firmware, it contains additional decoders, an address feature register and switches, the outputs of which are connected to the corresponding inputs of all decoders, the outputs of additional decoders are connected to other address inputs of the address memory unit, first , the second and third inputs of the switches are connected to the outputs of the memory unit, microprograms, the counter block and the address feature register, respectively, the fourth input of the switches is connected to the device's input, and the input of the register of attributes of addresses is connected to the microprogram memory unit. Sources of information taken into account in the examination of 1, Souchek B. Mini-computer systems, information processing. World, 1976, pp. 285-304. 2.Хассон С. Микропрограммное управление . Мир, 1974, вьт. 2, с. 166-169 (прототип).2. Hasson S. Firmware management. World, 1974, in. 2, s. 166-169 (prototype).