SU875460A1 - Элемент ассоциативной пам ти - Google Patents

Description

Изобретение относитс  к запоминаю щим устройствам и может быть использ вано при построении матричных ассоци ативных устройств хранени  информаци Известен элемент ассоциативной па м ти, содержащий триггер, элементы управлени  записью, считыванием, а также схему сравнени , входы которой соединены с выходами триггера и d шиной опроса til. Недостатком этого элемента  вл ет с  ограниченное количество логических операций, выполн емых в нем за одну микрокоманду, и как следствие этого, низкое быстродействие при выполнении в ассоциативной матрице пам ти поиска информации по сложному критерию. Наиболее близким техническим решением к изобретению  вл етс  элемен содержащий триггер со схемами управлени  записью-считыванием, элемент ИЛИ, элемент И, два передающих вентил , причем входщ элемента ИЛИ подключены к пр мому выходу триггера и к разр дной шине нул , а выход - к однок из входов элемента И, второй вход которого подключен к логическом входу элемента. Передающие вентили соединены последовательно и включены между разр дной шиной нул  и числовой шиной. На базе данного элемента реализуетс  ассоциативна  матрица пам ти, в которой за одну микрокоманду выполн етс  поиск чисел, равных, больших или меньших заданного С2. Недостатком этого элемента  вл етс  то, что ассоциативна  матрица пам ти, реализованна  на таких элементах , не может выполн ть за одну микрокоманду операцию поиска чисел, ближайших (по кодовому рассто нию) заданном/г что снижает быстродействие и ограничивает область применени  элемента. Цель изобретени  - повышение быстродействи  и расширение области применени  элемента за счет обеспечени  возможности поиска чисел, ближайших по кодовому рассто нию к заданному. Поставленна  цель достигаетс  тем, что в элемент ассоциативной пам ти, содержащий первый триггер, входы которого подключены к разр дным и числовой шинам, элемент ИЛИ и перйый элемент Иг введено второй триггер, элемент НЕРАВНОЗНАЧНОСТЬ, второй, третий, четвертый-и п тый элементы И, причем входа элемента НЕРАВНОЗНАЧНОСТЬ подключены к выходам первогр триггера и к разр дным шинам, а выход - к одном из входов первого элемента И, другой вход которого  вл етс  первым управл кхцим входом элемента, а выход подключен к входу установки в 1 второго триггера, вход установки в О которого подключен к выходу второго элемента И, один из входов которого  вл ютс  первым логическим входом и вторым управл ющим входом элемента а другой вход соединен с выходом элемента ИЛИ, пр мой выход второго триггера подключен к одному из входов третьего элемента И, другой вход которого подключен к первому логическому входу элемента, а выход - к одному из входов элемента ИЛИ, другой вход, которого подключен к выходу четвертого элемента И, один из входов которого соединен с инверсным выходом второго триггера, а другой  вл етс  вторым логическим входом элемента, входы п того элемента И подключены к первому логическому входу элемента и инверсному выходу второго триггера а выходы п того элемента И и элемент ИЛИ  вл ютс  соответственно первым и вторым логическими выходги«1И элемента . На фиг. 1 приведена функциональна  схема элемента ассоциативной пам ти; на фиг. 2 - структурна  схем ассоциативной матрицы пам ти. Элемент ассоциативной пам ти (фиг. 1) содержит первый триггер 1, включающий cxeMJ управлени  записьюсчитыванием (не показано), разр дные шины 2 и 3, числовую шину 4, элемент НЕРАВНОЗНАЧНОСТЬ 5, второй триггер 6 первый 7, второй 8, третий 9, четвертньА10 и п тый 11 элементы И, элемент ИЛИ 12, з лемент имеет первый управл ющий вход 13. Триггер 6 имеет входы 14 и 15 установки 1 и в О. Элемент имеет также первый логический вход 16, второй управл ющий вход 17, первый логический выход 18. Триггер 6 имеет пр мой и инверсны выходы 19 и 20, соответственно. Кроме того, элемент имеет второй логический вход 21 и второй логический выход 22. Входы элемента НЕРАВНОЗНАЧНОСТЬ 5 подключены к пр мому и инверсному выходам:триггера 1 и разр дным шинам 2 и 3, а выход -к одному из входов элемента И 7, другой вход которого первым управл ющим входом 13, а выход подключен к входу 14 установки в 1 триггера б, вход 15 установки в О триггера б подключен к выходу элемента И 8, одни из входов которого  вл ютс  первым логичес ким входом и вторым управл ющим входом 17, а другой вход соединен с выходом 22, пр мой выход 19 триггера 6 подключен к одному из входов элемент И 9, второй вход которого подключен к входу 16 элемента, а выход - к одному из входов элемента ИЛЦ 12, другой вход которого подключен к выходу элемента И 10, входы которого соединены с инверсным выходом 20 триггера б и вторым логическим входом 21 элемента , первый логический выход 18 элемента соединен с выходом элемента И 11, входы которого подключены к входу 16 элемента и выходу 20 триггера 6, а выход 22 элемента соединен с выходом элемента ИЛИ 12. При соединении элементов в матрицу ассоциативной пам ти выходы 18 и . 22 каждого элемента соединены с входами 16 и 21, соответственно, соседнего справа элемента, разр дные шины2 и 3 объедин ют элементы одного столбца матрицы, а числова  шина 4  вл етс  общей дл  элементов одной строки матрищл (фиг. 2}. Предлагаемый элемент может работать , в составе ассоциативной матрицы пам ти в режиме поиска чисел, ближайших по кодовому рассто нию заданному. В режиме поиска числова  шина 4 находитс  в состо нии логического О, а на разр дные шины 2 и 3 подаетс  парофазный код признака опроса. Поиск осуществл етс  за одну микрокоманду , состо щую из нескольких тактов. В первом такте поданный на разр дные шины 2 и 3 каждого столбца матрицы код признака одновременно сравниваетс  в каждом элементе с хран щейс  в нем информацией. Сравнение осуществл етс  элементом НЕРАВНОЗНАЧНОСТЬ 5, выход которого соединен с выходом логического элемента И 7, стробируемого по второму входу сигналом управлени  с первого управл ющего входа 13. В случае несовпадени  данного разр да признака с хран щейс  в  чейке информацией в этом такте происходит при подаче уровн  логической 1 на первый управл ющий вход 13занесение сигнала несовпадени  во второй триггер б  чейки по входу 14установки в 1, после чего сигнал на первом управл ющем входе в каждой  чейке пам ти устанавливаетс  в состо ние логического О. Во втором такте начинаетс  параллельный опрос всех строк матрицы пам ти на наличие единиц в триггерах б элементов. С этой целью на первый логический вход 16 левого (дл  определенности ) элемента каждой строки матришл подаетс  сигнал логической 1. Этот сигнал распростран етс  по строке до тех пор, пока не встретитс  элемент, в котором второй триггер 6 находитс  в состо нии единицы (несовпадение разр да признака и хран щейс  в  чейке информации). На первом логическим выходе этой  чейки по витс  сигнал логического О, а на втором логическом выходе впервые по витс  сигнал логической 1 (второй логческий вход крайней левой  чейки каждой строки матрицы находитс  в состо нии логического О). Сигнал логи1ческой 1, по вившийс  в  чейке с (первой единицей неэквивалентности, распростран етс  вдоль строки матрицы и по витс  на втором логическом выходе крайней правой  чейки, если в данной строке больше .не было ни одного несовпаЩени . Если же в строк,е имеетс  еще хот  бы одно несовпадение в  чейке, сигнал логической 1, поступивший на ее второй логический вход не пройдет на второй логический выход, соединенный со вторым,. логическим входом соседней справа  чейки, на втором логическом выходе которой установитс  состо ние логического О и т.д.до крайней правой  чейки строки матрицы. В результате опроса матрицы в данном такте будут выделены числа (строки), имеющие кодовое рассто ние 1, . несовпадающие в одном разр де с кодом призг нака. Если в данном такте опрос не дал результата, т.е. все логические выходы  чеек крайнего правого столбца матрицы наход тс  в состо нии логического О, производитс  повторный опроса матрицы, в каждой строке которой предварительно устанавливаетс  в нулевое состо ние второй триггер 6  чейки, хран щий самую левую единицу несовпадени . Элемент И 8 выдает сигнал установки в О на вход 15 триггера 6 только в том случае , если иа ее гходы поступают сигналы логической 1 с первого  огического входа 16 элемента, второго логического выхода 18 и второго управл ющего входа 17. Причем сигнгш на втором управл ющем входе 17 каж дого элемент.а  вл етс  стробирумпот и подаетс  перед окончанием сигнала , подаваемого на первый логический вход 16 элемента, после того, как внешними схемами был зафиксирован результат опроса матрицы в данном такте . -..-..

Таким образом, если в К-ом такте микрокоманды в некоторой стороке матрицы впервые по витс  сигнал логической единицы на втором логическом выходе 18 крайнего справа элемента, это означает, что результат содержитс  в данной строке и имеет Kot довое рассто ние К, т.е. хран щеес  в данной строке число отличаетс  в К разрйдах от заданного признака и  вл етс  ближайшим к нему по кодовому рассто нию.

При наличии в матрице хран щихс  чисел, равных заданному числу, они могут быть вы влены при опросе матрицы , если в нее ввести дополнительный столбец из таких же элементов, хран щих код 1. Тогда в первом

такте будут обнаружены числа, равные заданному, во втором - числа с кодовым рассто нием 1 и т.д.

Использование предлагаемого элемента позвол ет построить ассоциативную матрицу пам ти, имек дую возможность выполнени  поиска числа, ближайшег .о по кодовому рассто нию задан ,ному, за одну микрокоманду. Кроме того, при выполнении данного поиска обеспечиваетс  одновременное опредеo ление величины кодового рассто ни  найденного числа.

Claims (2)

1.Прангишвили И.В. и др. Одно0 родные микроэлектронные ассоциативные процессо1жг. М., Советское радио, 1973, с. 17.

2.Авторское свидетельство СССР 513392, кл. G 11 С 15/00, 1973 (прототип).

5

te с ем

«vjЧ

frvj

л 1 Ч|