SU860063A1 - Device for floating point division - Google Patents

Description

Изобретение относитс  к вычислительной технике, а именно к цифровым вычислительным устройствам последова тельно-параллельного действи , и может быть использовано в однородных вычислительных системах. Известно устройство дл  делени  чисел, содержащее сумматор делимого, регистр делител , сумматор делимого, регистр сдвига, сумматор частного, три блока передачи кодов 1 . Недостаток устройства - низкое быстродействие, малый диапазон представлени  чисел. Известно также делительное устрой ство без восстановлени  остатка, содержащее регистр частного, регистр делител , сумматор, схему анализа знаков, логические элементы 2. Недостаток такого устройства - ни кое быстродействие и малый диапазон представлени  чисел. Наиболее близким к предлагаемому  вл етс  устройство дл  делени , содержащее регистр делител ,два сумматора , вспомогательный регистр, регистр сдвига, регистр частного, блок управлени , логические элементы з. К недостаткам этого устройства также следует отнести низкое быстродействие и малый диапазон представлени  чисел. Цель изобретени  - повышение быстродействи , увеличение диапазона представлени  чисел. Поставленна  цель достигаетс  тем, что устройство дл  делени  с плавающей зап той, содержащее регистр делител , два комбинационных сумматора, элементы И, ИЛИ, ИЛИ-НЕ, вспомогательный регистр, входы которого соединены с разр дными выходами первого комбинационного сумматора, входы первой группы которого соединены с выходами второго комбинационного сумматора соответственно, содержит преобразователь кода пор дка частного в избыточный код, триггер управлени , два элемента задержки, два элемента И-ИЛИ, причем первый и второй входы второго комбинационного сумматора, которые  вл ютс  входами знакоразр дных кодов устройства, соединены соответственно с первым и вторым входами элемента ИЛИ,выход которого соединен соответственно с первыми входами первого и второго элементов И, вторые входы которорых соединены соответственно с входами выделени  мантиссы пор дка устройства, выходы первогоThe invention relates to computing, in particular to digital computing devices of a series-parallel operation, and can be used in homogeneous computing systems. A device for dividing numbers is known, which contains a divisor adder, a divider register, a divisor adder, a shift register, a quotient adder, and three blocks of transmission of codes 1. The disadvantage of the device is low speed, a small range of numbers. A separating device without a remainder is also known, containing a register of the quotient, a register of a divider, an adder, a circuit for analyzing signs, logic elements 2. The disadvantage of such a device is poor performance and a small range of numbers. Closest to the present invention is a device for dividing, which contains a divider register, two adders, an auxiliary register, a shift register, a private register, a control unit, logic elements h. The disadvantages of this device also include low speed and a small range of numbers. The purpose of the invention is to increase speed, increase the range of representation of numbers. The goal is achieved by the fact that the device for dividing a floating comma containing a divider register, two combinational adders, AND, OR, OR-NOT elements, an auxiliary register, the inputs of which are connected to the bit outputs of the first combinational adder, the inputs of the first group of which are connected with the outputs of the second combinational adder, respectively, contains a code converter of the order of the particular to the redundant code, a control trigger, two delay elements, two AND-OR elements, with the first and second inputs of the second About the combinational adder, which are the inputs of the device digit-sign codes, are connected respectively to the first and second inputs of the OR element, the output of which is connected respectively to the first inputs of the first and second elements AND, the second inputs of which are connected respectively to the selection inputs of the mantissa of the order of the device, outputs first

и второго элементов И соединены с информационными входами первой группы второго комбинационного сумматора , информационные входы второй группы которого соединены со сдвигом на один разр д в сторону старших разр дов с выходами вспомогательного регистра , входы второй группы первого комбинационного сумматора соединены с выходами регистра делител , выходы четырех старших разр дов первого комбинационного сумматора соединены соответственно со входами с первого по четвертый преобразовател  кода пор дка частного в избыточный код, первый и второй выходы которого соединены соответственно с первыми входами первых групп первого и второго элементов И-ИЛИ, третий выход преобразовател  пор дка частного в избыточный код соединен со входом старшего знакового разр да вспомогательного регистра, выходы двух младших знаковых и трех старших информационных разр дов первого комбинационного сумматора соединены соответственно со входами с первого по п тый узла выделени  мантиссы частного, шестой вход которого соединен с выхрдом старшего знакового разр да регистра делител , выходы узла выделени  мантиссы частного соединены соответственно с первым и вторым входами первого элемента ИЛИ-НЕ, со входами первого и вт-орого элементов задержки и с первыми входами вторых групп первого и второго элементов И-ИЛИ, выходы первого и второго элементов задержки соединены соответственно с управл ющими входами первого комбинационного сумматора, с первым и вторым входами второго элемента ИЛИ-«Е и с первыми входами третьих групп первого и второго элементов И-ИЛИ, вторые входы вторых и третьих групп которых соединены с выходом триггера управлени , единичный вход которого соединен со входом четверто группы второго элемента И-ИЛИ и с выходом третьего элемента И, первый и второй входам которого соединены соответственно с выходами первого и второго элементов ИЛИ-НЕ, а третий вход соединен со входом нормализации мантиссы результата вычислени  устройства , нулевой вход триггера управлени  соединен со входом младшего знакового разр да регистра делител  и входом сброса в нуль устройства, вторые входы первых групп первого и второго элементов И-ИЛИ и третьи входы вторых и третьих групп первого и второго элементов Я-ИЛИ соединены соответственно со вторыми входами второго и первого элементов И/ вход младшего информационного разр да регистра делител  соединен со входом записи пор дка и мантиссы устройства вход третьего информационного разр дэ регистра делител  соединен со входом вьодачи пор дка устройства, вход одиннадцатого информационного разр да регистра делител  соединен со входом вьщачи мантиссы устройства.and the second elements And are connected to the information inputs of the first group of the second combinational adder, the information inputs of the second group of which are connected with a shift by one bit in the direction of the higher bits with the outputs of the auxiliary register, the inputs of the second group of the first Raman adder are connected to the outputs of the register divider, the outputs of four the leading bits of the first combinational adder are connected respectively to the inputs from the first to fourth converters of the order code of the quotient to the redundant code, first The first and second outputs of which are connected respectively to the first inputs of the first groups of the first and second AND-OR elements, the third output of the converter of the quotient to the redundant code is connected to the input of the high sign bit of the auxiliary register, the outputs of two lower sign and three high information bits of the first the combinational adder is connected respectively to the inputs from the first to the fifth node of the selection of the mantissa quotient, the sixth input of which is connected to the output of the most significant bit of the register of the divisor, odes of the allocation unit of the mantissa quotient are connected respectively to the first and second inputs of the first OR-NOT element, to the inputs of the first and second delay elements and to the first inputs of the second groups of the first and second AND-OR elements, the outputs of the first and second delay elements are respectively connected the control inputs of the first combinational adder, with the first and second inputs of the second element OR- & E, and with the first inputs of the third groups of the first and second AND-OR elements, the second inputs of the second and third groups of which are connected to the output control trigger, a single input of which is connected to the fourth input of the second AND-OR element and to the third AND output, the first and second inputs of which are connected respectively to the outputs of the first and second OR-NOT elements, and the third input is connected to the mantissa normalization input of the calculation result the device, the control trigger zero input is connected to the low-order digit input of the divider register and the device zero reset input, the second inputs of the first groups of the first and second AND-OR elements, and the third inputs of the second The second and third groups of the first and second I-OR elements are respectively connected to the second inputs of the second and first elements AND the low information bit of the register divider is connected to the input of the order and mantissa recordings of the third information bit of the register divider is connected to the input of For the device, the input of the eleventh information bit of the register divider is connected to the input of the mantissa of the device.

Преобразователь кода пор дка частного в знакоразр дный код содержит два элемента И-ИЛИ, элемент ИЛИ и сумматор по модулю два, причем первы вход преобразовател  соединен соответственно с первыми входами первых и вторых групп первого и второго элементов И-ИЛИ, выходы которых соединены соответственно с первым и вторым выходами преобразовател , и с первым и вторым входами элемента ИЛИ, выход которого соединен с первым входом сумматора по модулю два, второй вход которого соединен со вторым входом первой группы второго элемента И-ИЛИ а выход соединен с третьим выходом преобразовател , второй вход которог соединен со вторым входом первой группы первого элемента И-ИЛИ, трети вход преобразовател  соединен со вторыми входами вторых групп первого и второго элементов И-ИЛИ, четвертый вход преобразовател  соединен с третим входом второй группы первого элемента И-ИЛИ .A code converter of the order of a quotient into a digit-significant code contains two AND-OR elements, an OR element and a modulo-two adder, the first converter input being connected respectively to the first inputs of the first and second groups of the first and second AND-OR elements, whose outputs are connected respectively to the first and second outputs of the converter, and with the first and second inputs of the OR element, the output of which is connected to the first input of the modulo two adder, the second input of which is connected to the second input of the first group of the second AND-OR element and the output connected to the third output of the converter, the second input of which is connected to the second input of the first group of the first AND-OR element, the third input of the converter is connected to the second inputs of the second group of the first and second AND-OR elements, the fourth input of the converter is connected to the third input of the second group of the first element AND -OR .

Узел выделени  мантиссы частного содержит сумматор по модулю два,| элемент И-ИЛИ-НЕ, два элемента И, причем входы первой и второй групп элемента И-ИЛИ-НЕ соединены со вторым , третьим, четвертым и п тым входами узла, а выход соединен с первым входами первого и второго элементов И, вторые входы которых подключены к выходу сумматора по модулю два, а выходы соединены соответственно с первым и вторым выходами узла,входы сумматора по модулю два соединены с первым и шестым входами узла.The node selection mantissa quotient contains modulo two, | an AND-OR-NOT element, two AND elements, and the inputs of the first and second groups of the AND-OR-NOT element are connected to the second, third, fourth and fifth inputs of the node, and the output is connected to the first inputs of the first and second elements AND, the second inputs which are connected to the output of the modulo adder two, and the outputs are connected respectively to the first and second outputs of the node, the inputs of the modulo adder two are connected to the first and sixth inputs of the node.

На фиг. 1-3 дана блок-схема устройства дл  делени  с плавающей зап той.FIG. 1-3, a block diagram of an apparatus for dividing a floating point.

Блок-схема устройства содержит элемент И 1, вход 2 сигн.ала сброса в нуль, элемент ИЛИ 3, преобразователь 4 кода пор дка частного в избыточный код, узел 5 выделени - мантиссы частного, комбинационные сумматоры 6 и 7, элементы И 8 и 9, входы знакоразр дных кодов 10 и 11, входThe block diagram of the device contains an AND 1 element, a 2 input signal. A reset to zero, an OR 3 element, a 4 code order converter for a private to a redundant code, a selection node 5 — mantissa of a private, combinational adders 6 and 7, and AND elements 8 and 9 , inputs of character codes 10 and 11, input

12сигнала вьиелени  мантиссы, вход12signals of the mantissa, input

13сигнала выделени  пор дка, регист13 highlight signals, register

14делител , вход 15 записи пор дка и мантиссы, вход 16 сигнала выдачи пор дка, вход 17 сигнала нормализации мантиссы результата вычислени , эдементы ИЛИ-НЕ 18 и 19, элементы задержки 20 и 21, вспомогательный регистр 22, триггер 23 управлени , элементы И-ИЛИ 24 и 25, выход результата в виде знакоразр дных кодов 2614 dividers, input 15 of order and mantissa recording, order 16 of output signal, input 17 of mantissa normalization signal of the result of the calculation, OR-NOT 18 and 19 elements, delay elements 20 and 21, auxiliary register 22, control trigger 23, and elements- OR 24 and 25, the output of the result in the form of sign codes 26

Claims (3)

1. Авторское свидетельство СССР 549808, кл. G 06 F 7/52, 1975.1. USSR author's certificate 549808, cl. G 06 F 7/52, 1975. 2.Папорнов А.А. Логические основы ЦВТ. Советское радио, 1972,2. A.Papornov The logical basis of the PCT. Soviet radio, 1972, с. 234-236.with. 234-236. 3.Авторское свидетельство СССР3. USSR author's certificate .№ 556435 , кл. G 06 F 7/ь2, 1975 (прототип).№ 556435, cl. G 06 F 7 / l2, 1975 (prototype) г /5 f ,уg / 5 f, y II t«/t "/ Фи.9 ЬFi.9 b