RU1807578C - Устройство тактовой синхронизации - Google Patents
Устройство тактовой синхронизацииInfo
- Publication number
- RU1807578C RU1807578C SU4808602A RU1807578C RU 1807578 C RU1807578 C RU 1807578C SU 4808602 A SU4808602 A SU 4808602A RU 1807578 C RU1807578 C RU 1807578C
- Authority
- RU
- Russia
- Prior art keywords
- output
- signal
- clock
- input
- decoder
- Prior art date
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Изобретение относитс к электросв зи и может быть использовано в приемнике системы св зи, предназначенной дл передачи дискретной информации по. каналам св зи. Цель изобретени -уменьшение времени вхождени в синхронизм при сохрахе
Description
w
Ё
Фм-f
нии точности и помехоустойчивости синхронизации в услови х несимметричного входного сигнала. Устройство тактовой синхронизации содержит первый и второй блоки выделени 1 и 2 синхронизации, генератор 3 импульсов, первый и второй блоки фазировани 4 и 5, дешифратор 6 и инвертор 7, причем в состав дешифратора 6 вход т сумматор 8, блок вычислени 9 модул разности 9, первый и второй пороговые блоки 10 и 11 и элемент исключающее ИЛИ 12. В устройстве в случае несимметричного входного сигнала происходит разделение синхроинформации на опережающую и заИзобретение относитс к электросв зи и может быть использовано в приемнике системы передачи дискретной информации по каналам св зи.
Целью изобретени вл етс уменьше Vine времени вхождени в синхронизм при сохранении точности и помехоустойчивости синхронизации в услови х несимметричного входного сигнала.:
На фиг. 1 приведена структурна схема устройства; на фиг. 2 - временные диаграммы его работы.
Устройство тактовой синхронизации содержит (см.фиг.1) первый 1 и второй 2 блоки выделени синхроинформации (БВСИ), генератор 3 импульсов, первый 4 и второй 5 блоки фазировани (БФ), дешифратор 6 и инвертор 7. Дешифратор 6 содержит сумматор 8, блок 9 вычислени модул разности, первое 10 и второе 11 пороговые устройства и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12.
устройства тактовой синхронизации вл етс входами первого БВСИ 1 и инвертора 7. Выход инвертора 7 соединен со входом второго БВСИ 2. Выход генератора 3 импульсов соединён с первыми входами первого и второго БФ 4 и 5. Выходы первого 1 и второго 2 БВСИ подключены ко вторым входам первого 4 и второго 5 БФ, соответственно. Выходы первого 4 и второго 5 БФ подключены к первому и второму входам дешифратора 6, соответственно. Первый и второй входы дешифратора 6 вл ютс , соответственно, первыми и вторыми входами сумматора 8 и блока 9 вычислени модул разности. Выходы сумматора 8 и блока 9 вычислени модул разности Соединены со входами первого 10 и второго 11 пороговых устройств, соответственно . Выходы первого и второго пороговых устройств 10, 11 соединены с соответствуюпаздывающую в первом и втором блоках выделени 1 и 2 по разным фронтам входного сигнала, а дешифратор 6 формирует выходные импульсы, положительные фронты которых соответствуют по времени середине между положительными фронтами опережающих и запаздывающих тактовых импульсов, а отрицательные фронты - середине между отрицательными фронтами опережающих и запаздывающих, тактовых импульсов, что обеспечивает исключение вспомогательного инерционного процесса автоподстройки. 2 ил.
щими входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12. Выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12 вл етс выходом дешифратора 6, Выход дешифратора 6 вл етс выходом устройства .
Устройство тактовой синхронизации работает следующим образом. На вход устройства подаетс двоичный цифровой сигнал с выхода демодул тора. Неидеальность работы демодул тора может привести к тому, что входной сигнал окажетс несимметричным . Пример несимметричного входного сигнала при наличии в нем преобладаний единицы представлен на
фиг. За. Положительные фронты такого сигнала смещены влево, а отрицательные - вправо относительно их идеального положени . При преобладани х нул , положительные фронты входного сигнала смещены
вправо, а отрицательные - влево. Каждый из БВСИ 1, 2 вырабатывает короткий положительный: .
синхроимпульс при приходе на его вход положительного фронта сигнала. При этом,
синхроимпульсы на выходе первого БВСИ 1 (см.фиг. 2б)соответствукхг по времени положительным фронтам входного сигнала устройства , а на выходе второго БВСИ 2 (см.фиг. 2в) - отрицательным фронтам того
же сигнала, в св зи с наличием инвертора 7. При несимметричном входном сигнале с преобладани ми единицы на выходе первого БВСИ 1 формируютс Опережающие синхроимпульсы , а на выходе второго БВСИ 2 запаздывающие синхроимпульсы. В случае входного сигнала с преобладани ми нул на выходе первого БВСИ 1 формируютс запаздывающие , а на выходе второго БВСИ 2 - опережающие синхроимпульсы. При отсутствии преобладаний фронты входного сигнала не смещены относительно их
идеального положени , а на выходах обоих БВСИ 1, 2 поочередно формируютс синхроимпульсы , соответствующие по времени началам истинных тактовых интервалов.
Генератор 3 импульсов вырабатывает последовательность импульсов с частотой, в несколько раз большей частоты та ктовых импульсов, причем это число раз определ етс коэффициентом делени делителей частоты , вход щих в состав БФ 4 и 5. БФ 4 и 5 представл ет собой кольца фазовой автоподстройки с косвенным дискретным управлением . Опорный сигнал, к которому ведетс подстройка, подаетс на вторые входы БФ А и 5. Выходные сигналы БФ 4 и 5 представл ют собой параллельные цифровые коды, которые образуютс на триггерах делителей частоты/вход щих в состав БФ 4 и 5. Если эти делители частоты считают импульсы в положительном направлении, то цифровой параллельный код на выходах БФ 4 и 5 все врем возрастает, за исключением моментов переполнени счетчиков, один раз в тактовый интервал. Выходные сигналы БФ 4 и .5 в установившемс режиме условно представлены на фиг. 2г, д в виде аналоговых пилообразных сигналов, измен ющихс , в условных единицах, от 0 до 1. На фиг. 2г представлен опережающий тактовый сигнал, соответствующий опережающим синхроимпульсам на фиг. 26, а на фиг. 2д- запаздывающий тактовый сигнал, соответствующий запаздывающим синхроимпульсам на фиг. 2в. Каждый из тактовых сигналов, в зависимости от знака преобладаний , может образовыватьс как на выходе первого.4, так и на выходе второго 5 БФ.
Дешифратор 6 служит дл получени на выходе устройства тактовой синхронизации тактовых импульсов (см.фиг. 2к), отрицательные фронты которых указывают начало истинных тактовых интервалов, а положительные фронты - их середину. На выходе сумматора 8 формируетс цифровой параллельный код, соответствующий сумме кодов на его входах. Выходной сигнал сумматора 8 представлен условно на фиг. 2е. Если входные сигналы сумматора 8 мен ютс , в условных единицах; от 0 до 1, то область возможных значений выходного сигнала сумматора 8 - от 0 до 2 в тех же единицах. При этом независимо от величины относительного сдвига между входными сигнала ми сумматора 8, его выходной сигнал переходит средний уровень (1) либо в моменты переполнени разр дной сетки одного из сигналов на входах сумматора 8, либо в середине между моментами переполне- . ни этих двух сигналов. Первое пороговое
устройство 10 формирует логический сигнал (см.фиг. 2ж), равный единице, когда сигнал на его входе превышает середину диапазона возможных значений (1), или равный 5 нулю в противном случае. Все положительные фронты этого логического сигнала соответствуют началам и серединам истинных тактовых интервалов, т.е. положительным и отрицательным фронтам того тактового сиг0 нала, который требуетс получить на выходе дешифратора 6 (см.фиг.2к). Отрицательные же фронты сигнала на выходе первого порогового устройства 10 соответствуют моментам переполнени разр дной сетки
5 сигналов на входе сумматора 8. На выходе блока 9 вычислени модул разности формируетс цифровой параллельный код, соответствующий модулю разности кодов на входах дешифратора 6. Область возможных
0 значений кодов на .выходе блрка 9 вычислени модул разности в условных единицах: от 0 до 1. Выходной сигнал блока 9 вычислени модул разности условно представлен на фиг. 2з. При посто нном временном
5 сдвиге между тактовыми сигналами на фиг. 2г, д, равном а Т, где Т - длительность тактового интервала, 0 а 0,5,.сигнал на выходе блока 9 вычислени модул разности представл ет собой пр моугольные импульсы с периодом следовани Т, дли0 тельностью о. Т. минимальным уровнем G. , максимальным уровнем 1 - а в условных единицах.,Второе пороговое устройство 11 формирует логический сигнал (см.фиг. 2и), равный единице, когда сигнал на его входе
5 превышает середину возможных значений (0,5), или равный нулю в противном случае. Все фронты сигнала на выходе второго порогового устройства 11 соответствуют моментам переполнени разр дной сетки
0 входных сигналов дешифратора 6: положительные -дл опережающего, а отрицательные - дл запаздывающего тактовых сигналов. При этом, если рассто ние между окружающими данный момент времени мо5 ментами переполнени меньше 0,5 Т, то на выходе второго порогового устройства 11 формируетс логическа единица, а в остальное врем -логический ноль. На выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12 форми0 руетс логический сигнал (см;фиг. 2к), пред- стэвл ющий собой сигнал тактовых импульсов меандровой формы, положительные фронты указывают середину тактовых интервалов, а отрицательные - их начало.
5 Поскольку выходные сигналы сумматора 8 и блока 9 вычислени модул разности не завис т от перемены мест их входных сигналов , то и выходной сигнал дешифратора 6 на
зависит от того, на какой его вход поступает опережающий, а на какой - запаздывающий тактовый сигнал. Если входные сигналы дешифратора 6 совпадают, т.е. среди них нет опережающих и запаздывающих, и их мож- но условно представить, как они показаны на фиг. 2л, то выходной сигнал сумматора 8 представл етс как удвоенный пилообразный сигнал (см.фиг, 2м). а выходной сигнал первого порогового устройства 10 соответ- ствует изображенному на фиг. 2к. В этом случае код на выходе блока 9 вычислени модул разности равен 0, выходной сигнал второго порогового устройства 11 - логический ноль, а выходной сигнал дешифратора б соответствует логическому сигналу на выходе первого порогового устройства 10 (см.фиг.2к).
Таким образом, независимо от того, имеютс или нет преобладани во входном сигнале, а также независимо от знака преобладани , выходной сигнал устройства тактовой синхронизации в установившемс режиме (см.фиг. 2к) стремитс зан ть среднее положение между тактовыми сигнала- ми, соответствующими положительным и отрицательным фронтам входного сигнала. Ф о р м у л а и з о б р е т е н и Устройство тактовой синхронизации, содержащее первый блок выделени синх-
: I
s
« /JOinJTJUinJTT
роинформации и генератор импульсов, выход которого соединен с первыми входами первого и второго блоков фазировани , выходы которых соединены соответственна с- первым и вторым входами дешифратора, о т- л и ч а ю щ е е с тем, что, с целью уменьшени времени вхождени в синхронизм при сохранении точности и помехоустойчивости синхронизации в услови х несимметричного входного сигнала, введены последовательно соединенные инвертор и второй блок выделени синхроинформа- ции, а дешифратор выполнен в виде последовательно соединенных сумматора, первого порогового блока и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, другой вход которого соединен через второй пороговый блок с выходом блока вычислени модул разности , первый и второй входы которого соединены с соответствующими входами сумматора и вл ютс соответственно первым и вторым входами дешифратора, выходом которого вл етс выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, при этом вход инвертора соединен с входом первого блока выделени синхроинформации, выход которого и выход второго блока выделени синхроинформации соединены соответственно с вторыми входами первого и второго блоков фазировани .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU4808602 RU1807578C (ru) | 1991-04-02 | 1991-04-02 | Устройство тактовой синхронизации |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU4808602 RU1807578C (ru) | 1991-04-02 | 1991-04-02 | Устройство тактовой синхронизации |
Publications (1)
Publication Number | Publication Date |
---|---|
RU1807578C true RU1807578C (ru) | 1993-04-07 |
Family
ID=21505231
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU4808602 RU1807578C (ru) | 1991-04-02 | 1991-04-02 | Устройство тактовой синхронизации |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU1807578C (ru) |
-
1991
- 1991-04-02 RU SU4808602 patent/RU1807578C/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР . № 1256224. кл.Н 04 L 7/02, 1986. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0740423A2 (en) | Digital phase-locked loop | |
RU1807578C (ru) | Устройство тактовой синхронизации | |
US4887261A (en) | Method and arrangement for transmitting a digital signal with a low bit rate in a time section, provided for higher bit rates, of a time division multiplexed signal | |
SU1753610A1 (ru) | Устройство тактовой синхронизации | |
US3548104A (en) | Method of synchronization in binary communication systems | |
SU489238A1 (ru) | Устройство фазировани регенераторов цифрового сигнала дл радиоканалов | |
SU1506561A1 (ru) | Устройство приема пакетной информации системы спутниковой св зи | |
SU777882A1 (ru) | Устройство коррекции фазы | |
SU970717A1 (ru) | Устройство тактовой синхронизации | |
SU720764A1 (ru) | Устройство приема сигналов фазового пуска | |
SU987834A1 (ru) | Устройство поэлементной синхронизации | |
SU758546A2 (ru) | Устройство дл генерировани тактовых импульсов | |
SU1088052A1 (ru) | Устройство дл передачи и приема сигналов телеуправлени | |
SU1172046A1 (ru) | Устройство тактовой синхронизации | |
SU1415446A1 (ru) | Устройство тактовой синхронизации | |
SU1467782A1 (ru) | Устройство передачи двоичных сигналов | |
SU681566A2 (ru) | Устройство дл синхронизации многоканальных равнодоступных систем св зи | |
SU1328941A1 (ru) | Устройство кодовой синхронизации | |
SU560360A1 (ru) | Устройство дл демодул ции частотноманипулированных сигналов | |
SU1376256A1 (ru) | Устройство тактовой синхронизации | |
SU809666A1 (ru) | Адаптивное вызывное устройство | |
SU1206965A1 (ru) | Устройство цикловой синхронизации | |
SU1059633A1 (ru) | Устройство асинхронного ввода двоичной информации в цифровой канал св зи | |
SU500570A1 (ru) | Устройство дл преобразовани входного сигнала в системах синхронизации | |
SU790356A1 (ru) | Устройство синхронизации |