SU455339A1 - Троичный сумматор - Google Patents
Троичный сумматорInfo
- Publication number
- SU455339A1 SU455339A1 SU1792818A SU1792818A SU455339A1 SU 455339 A1 SU455339 A1 SU 455339A1 SU 1792818 A SU1792818 A SU 1792818A SU 1792818 A SU1792818 A SU 1792818A SU 455339 A1 SU455339 A1 SU 455339A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- adder
- phase
- inputs
- signal
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Description
2
формации по элементам схемы (фиг. 2).
Рассмотрим работу сумматора на примере суммировани двух положительных чисел 2 п 12. Первое слагаемое - число 2 в троичной системе счислени с симметричным расиоложением цифр ( + 1,0-1), где зиак числа определ етс знаком старшего разр да, представл етс отрпцате.аьным сигналом в первом разр де и положительным во втором. Второе слагаемое- число 12 представл етс отсутствием сигнала в первом разр де п положптельн111ми сигналами во втором п третьем разр дах.
Отрицательный спгпал первого разр да первого слагаемого подаетс на входы BX.I элемента 2 и вх.з элемента 4 (фиг. 1,2).
Тактовым импульсом первой фазы первого такта считываетс информаци с элемепта 2 и согласно логике работы элемента, записанной в таблице, положительный сигнал с элемента 2 передаетс на входы вх.з элемента 3 и BX.I элемента 4. Импульсом второй фазы отрицательный сигнал частичной суммы с элемепта 3 подаетс на входы вх.4 элемента 6 п вх.4 элемента 7. Импульсом третьей фазы отрицательный сигнал с элемента 6 поступает на входы вх.4 элемента 8 и вх. элемента J1, а с элемента 7- на вход вх.з элемента 1L Одновременно положительный спгнал второго разр да первого слагаемого подаетс на входы вх.-, элемента 1 и ВХ.2 элемента 4, а второго слагаемого - на вх.4 элемента 1.
Импульсом первой фазы второго такта отрицательньп сигнал с элемента 8 передаетс
иа вход вх.4 элемеита 10, импульсом второй фазы отрицательный сигнал с элемента 10 выходит из сумматора, образу первый разр д суммы, а положительный спгнал промежуточного переноса первого полусумматора с поразр дным весом 2 (п - номер разр да) с элемента 4 подаетс на вход вх.з элемента 6. Имиульсом третьей фазы отрицательный сигнал с элемента 6 поступает на входы вх.4 элемента 8 и ВХ.1 элемента 11. Одновременно положптельный сигнал третьего разр да второго слагаемого проходпт на вход вх.4 элемента /.
Импульсом первой фазы третьего такта отрицательиый спгнал с элемента / передаетс на вход ВХ.2 элемепта 3, отрицательный спгнал с элемента 8 - на вход вх.4 элемента 10. Положнтельный сигнал частичной суммы с элемента 3 импульсом второй фазы поступает на вход вх.з элемента 5 п вход BX.I элемента 7, а положительпый сигпал окончательного переноса второго полусумматора с поразр дным весом 3 (п - номер разр да) с элемента 11 на входы вх. элемента 5 и вх.2 элемента 8; отрицательный сигнал выходнт с элемента 10, образу второй разр д суммы. Положительный сигнал с элемента 7 нмпульсом третьей фазы передаетс на вход вх.г элемеита 11.
Импульсом первой фазы четвертого такта положительный сигнал с элемента 9 поступает на вход вх.з элемента 10, импульсом второй фазы отрицател1 ный снгнал с элемента 10 выходнт из сумматора, образу третий разр д
суммы, а положительный сигнал окончательного переноса второго полусумматора с элемента 11 подаетс на входы BX.I элемента 5 и ВХ.2 элемента 9. Положительный сигнал с элемента 5 пмпульсом третьей фазы передаетс на входы ВХ.1 элемента 8 п вх.4 элемента 9.
Импульсом первой фазы п того такта положительный сигнал с элемента 8 передаетс на вход вх. элемента 10, пмпульсом второй фазы положптельный спгпал с элемента 10 выходит пз сумматора, образу четвертый разр д суммы .
Таким образом, цифры соответствующих
разр дов суммы по вл ютс на вы.ходе сумматора спуст 1 такт н 2 фазы с момента подачи их на вход су.мматора.
Предложенный сумматор позвол ет также получить алгебранческую сумму отр1П1,ательных н разиознаковых чисел.
Предмет п з о б р е т е п н
Троичный сумматор, содержащий два последовательно соединенных двухступенчатых полусумматора , отличающийс тем, что, с целью увелпчепи быстродействи , второй полусумматор содержит дополнительный логический троичный элемент, первый и второй входы которого соединены соответственно с первым и четвертым выходами первой ступени второго полусумматора, второй п третий входы объединены и через линию задержки соединены с выходом суммы первого полусумматора, а выход соединен с дополнительным входом второго полусумматора.
Риг 1
%ja, 9аза
i
O30j
n
15
7
2
/4
75
5
6 1
n
16
j Ннпульсы fnpe)((pa3JiOiO ,fa пито/уиЯ
Jaf/uc6 A Cvumbf a/ii e„ 7
Jonuct,„- - Счнглбгбание„-
(Риг.2
C4i/m6iSoHue:,0
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1792818A SU455339A1 (ru) | 1972-06-06 | 1972-06-06 | Троичный сумматор |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1792818A SU455339A1 (ru) | 1972-06-06 | 1972-06-06 | Троичный сумматор |
Publications (1)
Publication Number | Publication Date |
---|---|
SU455339A1 true SU455339A1 (ru) | 1974-12-30 |
Family
ID=20516693
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1792818A SU455339A1 (ru) | 1972-06-06 | 1972-06-06 | Троичный сумматор |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU455339A1 (ru) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998047066A1 (fr) * | 1997-04-16 | 1998-10-22 | Lukashenko, Vladimir Anatolievich | Procede de codage, d'addition et de soustraction de nombres, et dispositif de mise en oeuvre de ce procede |
RU2616887C1 (ru) * | 2016-04-22 | 2017-04-18 | Сергей Петрович Маслов | Троичный полный последовательный сумматор (варианты) |
RU2645279C1 (ru) * | 2017-03-22 | 2018-02-19 | Сергей Петрович Маслов | Устройство троичного сложения и вычитания |
-
1972
- 1972-06-06 SU SU1792818A patent/SU455339A1/ru active
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998047066A1 (fr) * | 1997-04-16 | 1998-10-22 | Lukashenko, Vladimir Anatolievich | Procede de codage, d'addition et de soustraction de nombres, et dispositif de mise en oeuvre de ce procede |
RU2616887C1 (ru) * | 2016-04-22 | 2017-04-18 | Сергей Петрович Маслов | Троичный полный последовательный сумматор (варианты) |
RU2645279C1 (ru) * | 2017-03-22 | 2018-02-19 | Сергей Петрович Маслов | Устройство троичного сложения и вычитания |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU455339A1 (ru) | Троичный сумматор | |
SU1137461A1 (ru) | Троичный сумматор | |
SU809150A1 (ru) | Преобразователь двоичного кодаВ дВОичНО-дЕС ТичНый | |
SU450167A1 (ru) | Устройство дл делени двоичных чисел | |
US3705299A (en) | Circuit arrangement for converting a decimal number coded in the bcd code into a pure binary number | |
SU970358A1 (ru) | Устройство дл возведени в квадрат | |
SU1023323A1 (ru) | Устройство дл извлечени кубического корн | |
SU771660A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный | |
SU1417007A1 (ru) | Устройство дл возведени в квадрат | |
SU918945A1 (ru) | Двоичный сумматор | |
SU544960A1 (ru) | Устройство дл извлечени квадратного корн | |
SU782166A1 (ru) | Двоичный п-разр дный счетчик импульсов | |
SU739528A1 (ru) | Устройство дл последовательного выделени нулей из п-разр дного двоичного кода | |
SU594501A1 (ru) | Компаратор | |
SU842789A1 (ru) | Микропроцессорна секци | |
SU896616A1 (ru) | Устройство дл взаимной нормализации двоичных чисел | |
SU440795A1 (ru) | Реверсивный двоичный счетчик | |
SU860055A1 (ru) | Преобразователь двоично-дес тичных чисел в коде 4,2,2,1 в двоичные | |
RU1783618C (ru) | Преобразователь двоично-К-ичного кода в двоичный код | |
SU857976A1 (ru) | Двоичный сумматор | |
SU1160562A1 (ru) | Реверсивный счетчик импульсов | |
SU652561A1 (ru) | Накапливающий сумматор с запоминанием переноса | |
SU612240A1 (ru) | Преобразователь целой части двоичного кода в двоично-дес тичный | |
SU485447A1 (ru) | Устройство дл делени чисел с восстановлением остатка | |
SU1557685A1 (ru) | Преобразователь кода |