SU790129A1 - Триггер - Google Patents

Триггер Download PDF

Info

Publication number
SU790129A1
SU790129A1 SU792729677A SU2729677A SU790129A1 SU 790129 A1 SU790129 A1 SU 790129A1 SU 792729677 A SU792729677 A SU 792729677A SU 2729677 A SU2729677 A SU 2729677A SU 790129 A1 SU790129 A1 SU 790129A1
Authority
SU
USSR - Soviet Union
Prior art keywords
trigger
input
multiplexer
output
multiplexers
Prior art date
Application number
SU792729677A
Other languages
English (en)
Inventor
Владимир Кондратьевич Скубко
Иван Федорович Вдовенко
Original Assignee
Предприятие П/Я М-5914
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я М-5914 filed Critical Предприятие П/Я М-5914
Priority to SU792729677A priority Critical patent/SU790129A1/ru
Application granted granted Critical
Publication of SU790129A1 publication Critical patent/SU790129A1/ru

Links

Landscapes

  • Logic Circuits (AREA)

Description

1
Изобретение относитс  к вычислительной технике.
Известен триггер, содержащий два логических элемента И-НЕ и две цепи обратной св зи Ij .
Известен также триггер, содержащий два логических элемента, две цепи обратной св зи, элемент И-HE.pJ
Недостатком известных устройств  вл ютс  узкие функционгшьные возможности , они не могут выполн ть задачи управлени  прохождением потоков информации.
Цель изобретени  - расширение функциональных возможностей триггера.
Дл  достижени  поставленной цели в триггере, содержащем два логических элемента, две цепи обратной св зи, элемент И-НЕ, в качестве логических элементов использованы мультиплексоры, информационные и селекторные входы которых подключены к соответствующим входг1М триггера, пр мой выход первого мультиплексора через первую цепь обратной св зи соединен со входом разрешение второго мультиплексора, инверсный выход которого через вторую цепь обратной св зи .подключен к первому входу элемента И-HE второй вход
которого подключен к входу начальной установки триггера, а выход соединен со входом разрешение первого мультиплексора, причем в качестве.
5 мультиплексоров использованы программиpye в Ie мультиплексоры.
На фиг. 1 приведена принципиальна  схема предлагаемого триггера , на фиг. 2 - временные диаграммы раfO боты триггера.
Предлагаемый триггер с пр мым выходом Q и инверсным выходом Q содержит два мультиплексора 1 и 2
5 с информационными входг ли D,, селекторными входами Aq- А,, входом разрешение W, элемент И-НЕ 3, цепь 4- и 5 обратной св зи,- пр мой выход б мультиплексора, вход 7 начальной установки, Показанные на фиг. 2 шины ТАКТ 0: ТАКТ 10, по которым соответственно проход т отрицательные тактовые импульсы O-jlO, в состав триггера не вход т,
25 а приведены дл  описани  одной из функциональных возможностей триггера . 0 0 мультиплексора 1 - информационные входы установки триггера, входы Оц-т D мультиплек- .

Claims (2)

  1. 30 сора 2 - информационные входы сброса триггера. На селекторные входы мультиплексоров 1,2, А„ подаетс  например, код определенной разр дности . Триггер работает следующим образом . В исходном состо нии как на активных выбранных , так и на пассивных (не выбранных) входах мультиплексоров 1,2 - 1. При подаче О на вход 7 триггера на пр мом выходе 6 мультиплексора 2 по витс  О, на выходе триггера Q также установитс  О. Это состо ние принудительной установки - устойчивое, т.к. 1 на входе W мультиплексора 2 сохран етс  и при сн тии О со входа 7 начальной установки за счет цепи 4 обратной св зи. Триггер готов к работе. При подаче О на активный вход мультиплексора 1 на выходе триг Ъера Q устанавливаетс  1, на входе W мультиплексора 2 - О, на входе Q - О, на пр мом выходе 6 мультиплексора 2 - 1. Наступило устойчивое состо ние триггера за сче цепи 5 обратной св зи и при сн тии О с активного входа мультиплексора 1.При последующей подаче О на активный вход мультиплексора 2 на вы ходе Q устанавливаетс  1, -на выходе 6 - О, на выходе Q снова устанавливаетс  устойчивое состо ние О за счет цепи 5 обратной св зи и при сн тии О с активного входа мультиплексора 2. Мен   активные информационные входы мультиплексоров при помощи селекторных входов Л, можно одновременно управл ть прохождением потоков информации, запрог раммировав подключение входов DO , D. -f Dp, триггера к шинам тактовых импульсов, а вход 7 подключив к шине сброса такт О , как показано пунктиром на фиг. 1. Если активными  вл ютс  входы DO мультиплекторов 1, 2,то после принудительной установки триггера тактом О {Q 0) с приходом такта 3 триггер взводитс  (Q 1), с приходом такта 8 триггер сбрасываетс  (Q 0). Таким образом на выходе триггера О формируетс  фазный сигнал4о . Если активными  вл ютс  входы D мультиплекторов, то на выходе триггера Q формируетс  фазный сигнал и т.д. При этом тактовые импульсы Oбecпeчивaют синхронную работу при формировании фазных сигналов .При повышении класса решаемых задач управлени  прохождением потоков информации целесообразно примен ть программируемые мультиплексоры. Формула изобретени  1.Триггер, содержащий два логических элемента, две цепи обратной св зи и элемент И-НЕ, отличающийс  тем, что, с целью расширени  функциональных возможностей триггера, в качестве логических элементов использованы мультиплексоры, информационные и селекторные входы которых подключены к соответствующим входам триггера, пр мой выход первого мультиплексора через первую цепь обратной св зи соединен со входом разрешение второго мультиплексора, инверсный выход которого через вторую цепь обратной св зи подключен к первому входу элемента И-НЕ, второй вход которого подключен ко входу начальной установки триггера, а выход соединен со входом разрешение первого мультиплектора. 2.Триггер по п. 1, отличающийс  тем, что в качестве мультиплексоров использованы программируемые мультиплекторы. Источники информации, прин тые во внимание при экспертизе 1.Алексенко Д.Г. Основы микросхемотехники . М., Советское радио, 1977, с. 106, рис. 4,2,1.
  2. 2.Букреев И.Н. и др. Микроэлектронные схемы цифровых устройств, М., Советское радио, 1975, с. 62, рис. 2, 96. Лв т 3 У, ISft 3 I I IТамтц I I д(ебрас) 10
SU792729677A 1979-02-23 1979-02-23 Триггер SU790129A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU792729677A SU790129A1 (ru) 1979-02-23 1979-02-23 Триггер

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU792729677A SU790129A1 (ru) 1979-02-23 1979-02-23 Триггер

Publications (1)

Publication Number Publication Date
SU790129A1 true SU790129A1 (ru) 1980-12-23

Family

ID=20812252

Family Applications (1)

Application Number Title Priority Date Filing Date
SU792729677A SU790129A1 (ru) 1979-02-23 1979-02-23 Триггер

Country Status (1)

Country Link
SU (1) SU790129A1 (ru)

Similar Documents

Publication Publication Date Title
US4037089A (en) Integrated programmable logic array
US6191608B1 (en) Techniques for programming programmable logic array devices
US3768026A (en) Retriggerable one-shot multivibrator
JP3764560B2 (ja) デジタル遅延回路及びデジタルpll回路
SU790129A1 (ru) Триггер
SU1580542A1 (ru) Формирователь импульсов
US3710025A (en) Time slot memory circuit
SU372690A1 (ru) РАСПРЕДЕЛИТЕЛЬ ИМПУЛЬСОВЭСЕСс;;;-х:':...о, "'1 [ЙЙШ'ШО^Я;;;:';;;-',:,!
SU1166294A1 (ru) Распределитель
SU1169156A1 (ru) Устройство дл формировани и распределени импульсов
US3706043A (en) Synchronous parallel counter with common steering of clock pulses to binary stages
SU849187A1 (ru) Устройство дл формировани синхро-СигНАлОВ
SU1014133A1 (ru) Расширитель импульсов
SU1265972A1 (ru) Устройство дл формировани импульсов
SU1027832A1 (ru) Счетное устройство с предварительной уставкой кода
SU447845A1 (ru) Делитель частоты на потенциальных элементах
SU1269257A1 (ru) Счетчик с последовательным переносом
SU1660142A1 (ru) Генератор импульсов
SU488209A1 (ru) Резервированный генератор тактовых импульсов
SU444188A1 (ru) Формирователь адреса сканирующего устройства
SU527828A1 (ru) Регистрирующее устройство
SU478429A1 (ru) Устройство синхронизации
SU534398A1 (ru) Устройство дл пуска поточно-транспортной системы
SU1180898A1 (ru) Устройство дл контрол логических блоков
KR0152224B1 (ko) 가변이 가능한 대기 상태 생성 장치