SU1111167A1

SU1111167A1 - Device for checking adder

Info

Publication number: SU1111167A1
Application number: SU833583168A
Authority: SU
Inventors: Михаил Георгиевич Лукашевич; Виктор Антонович Остафин; Алексей Федорович Соловей
Original assignee: Киевский Ордена Ленина Политехнический Институт Им.50-Летия Великой Октябрьской Социалистической Революции
Priority date: 1983-04-25
Filing date: 1983-04-25
Publication date: 1984-08-30

Abstract

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ СУММАТОРА, содержащее регистры первого и второго слагаемых, три блока формировани остатка по модулю |Y. , сумматор слагаемых, сумматор остатков , схему сравнени , причем информационные входы регистров первого и второго слагаемых вл ютс соответственно входами первого и второго слагаемых устройства, выходы регистров первого и второго слагаемых соединены соответственно с первым и вторым информационными входами сумматора слагаемых и входами первого и второго блоков формировани остатка по модулю m , выходы которых соедийены соответстпенно с первым и вторым информацно ными входами сусумматора остатков, выходы которото соединены с первой группой входов схемы сравнени , втора группа входов которой соединена с выходами третьего блока формировани остатка по модулю т, входы которого соединены с выходами сумматора слагаемых , выход схемы сравнени вл етс выходом ошибки устройства, отлиi чающеес тем, что, с целью повьш1ени достоверности контрол , в (Л него введена группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем выходы сумма,тора слагаемых соединены с первыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы,вторые входы которых объединены и соединены с выходом схемы сравнени , входом переноса сумматора слагаемых и управл ющими входами регистров первого и второго слагаемых, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы вл ютс выа ходами результата устройства. A DEVICE FOR THE CONTROL OF THE SUMMATOR, containing registers of the first and second terms, three units of the formation of the remainder modulo | Y. the adder of the terms, the adder of the residues, the comparison circuit, the information inputs of the registers of the first and second components are respectively the inputs of the first and second components of the device, the outputs of the registers of the first and second components are connected respectively to the first and second information inputs of the adder components and inputs of the first and second blocks forming a modulo m residue, the outputs of which are connected respectively to the first and second information inputs of the resusmator residues, the outputs of which are connected to the first group of inputs of the comparison circuit, the second group of inputs of which are connected to the outputs of the third modulus of residual modulus, whose inputs are connected to the outputs of the adder of the addends, the output of the comparison circuit is the output of the device error, which, in order to increase the control accuracy, in (A group of EXCLUSIVE OR elements is entered in it, the outputs are the sum, the tori of the terms are connected to the first inputs of the corresponding elements EXCLUSIVE OR groups, the second inputs of which are combined and connected to you Odom comparing circuit, the input of the adder terms transfer and the control inputs of the registers of the first and second terms, the outputs of the exclusive OR element group are vya device moves result.

Description

Изобретение относитс к области вычислительной техники и может быть использовано в ЦВМ и устройствах обработки цифровой информации новы-, шейной надежности. Известно арифметическое устройство с контролем и коррекцией ошибок, в котором дл контрол логических операций производитс сравнение результатов , полученных одновременно на сумматоре пр мых значений кода и сум маторе инверсных значений кода, содержащее четыре регистра, четырнадтцать групп вентилей пр мой и инверс ной передачи кодов, два сумматора схему кодировани , схему сравнени , блок формировани признаков ошибок и блок сверток С11. Недостатком указанного устройства йвл етс его сложность и невысока достоверность контрол из-за большого количества контрольного обору- довани . Наиболее близким по технической сущности к предлагаемому вл етс сумматор, контролируемый с псм ощью остаточного кода, содержащий два регистра слагаемых, выходы каждого из которых подключены к соответствующим входам сумматора слагаемых и соответственно к входам первого и второго блоков вычислени остатка помодулю т, причем выходы itepBoro и второго блоков вбгчислени остатка по модулю ил подключены к входам сум матора остатков, выход которого подключен к первому входу схемы/сравнени , второй вход схемы сравнени соединен с выходом третьего блока вычислени остатка по модулю УГ , вход которого подключен к выходу сусумматора слагаемых, который вл етс выходом результата сумматора, выход схемы сравнени вл етс выходом ошибки сумматора. При m 3 в сумматоре обнаруживаютс все одиночные ошибки С 21. Недостатком данного устройства вл етс невозможность корректировани результата при обнаружении опшбо Цель изобретени повьщ1ение достоверности контрол . Поставленна цель Достигаетс тем что в устройство дл контрол сумматора , содержащее регистры первого и второго слагаемых, три блока формиро вани остатка по модулю пл , сут матор слагаемых, сумматор остатков, схему сравнени , причем информационные входы регистров первого и вторрго слагаемых вл ютс соответственно входами первого и второго.слагаемых устройства , выходы регистров первого и второго слагаемых соединены соответственно с первым и вторым информационными входами сумматора слагаемых и входами первого и второго блоков формировани остатка по модулю wi , выходы которых соединены соответственно с первым и вторым информационными входами сумматора остатков, выходы которого соединены с первой группой входов схемы сравнени , втора группа входов которой соединена с выходами третьего блока ормировани остатка по модулю m , входы ко-г торого соединены с выходами сумматора слага емых, выход схемы сравнени вл етс выходом ошибки устройства, введена группа элементов ИСКЛЮЧАЮЩЕЕ ШШ, причем выходы сумматора слагаемых соединены с перВыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вторые входы которых объединены и соединены с выходом схемы сравнени , входом переноса сумматора слагаемых и управл ющими входами регистров первого и второго слагаемых , выходы элементов ИСЮТОЧАЮЩЕЕ ИШ грзгапы вл ютс выходами результата устройства, На чертеже изображена функциональна схема устройства дл контрол сумматора, который содержит регистр 1 первого слагаемого, регистр 2 второго слагаемого, сумматор 3 слагаемых , блоки 4-6 формировани остатка по модулю т, сумматор 7 остатков, схему 8 сравнени , группу 9 элемептов ИСКЛОЧАЮЩЕЕ ИЛИ. Информационные входы регистров 1,2 первого и второго слагаемых вл ютс соответственно входами первого и второго слагаемых контролируемого сумматора, выходы регистров 1,2 соединены соответственно с первым и вторым входами сумматора 3 слагаемых и входами первого и второго блоков 4,5 формировани остатка по п.. Выходы сумматора 3 слагаемых соединены с входами третьего блока 6 формировани остатка по модулю П и первыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы 9, выходы которых вл ютс выходом результата контролируемого сумматора. Выходы блоков 4 и 5 соеди нены с соответствуюпщми информационными входами сумматора 7 остатков Выходы сумматора 7 остатков и третьего блока 6 формировани остатка по модулю соединены соответственно с первой и второй группами входов схемы 8 сравнени , выход которой вл етс выходом ошибки контролируемого сумматора и соединен с вторыIми входами всех элементов ИСКЛЮЧАЩЕЕ ИЛИ, входом переноса с.умматора 3 сла гаемых и управл ющими входат-ги регист ров 1,2. Регистры 1 и 2 могут быть построены на триггерах со счетчным входом, подключенным к управл ющему входу регистра, либо на Т) -триггерах и содержать элементы ИСКЛОЧАЮЩЕЕ ИЛИ, первые входы которых соединены с пр мыми выходами разр дных триггеров а вторые - с управл ющим входом регистра Схема 8 сравнени должна обладать внутренней задержкой на один такт, реализуемой на Т)-триггерах. Дл обеспечени правильного корректировани ошибок необходимо, чтобы отказы в dxeMe формировани суммы и переносов вызывали асимметричные ;ошибки, т.е. ошибки посто нного типа С этой целью сумматор 3 слагаемых, а та:кже сумматор 7 остатков могут быть построены на элементах И, ИЛИ, НЕ. При корректировании операции сложени используютс следующие соотношени между пр мыми и инверсными кодами операндов: , А и В - пр мые п-разр дные коды слагаемых; А, В - инверсные , 1 -разр дные двоичные коды слагаемых CY 11.... . . ..1. Сложим почленно первое и второе уравнени (А + В) + + (А + В) 2Сп. Так как ..10 то, прибавив к левой и правой част м последнего равенства единицу, получим (А + В) + (А + В )- 1) С«, , где С,4.1 11 IO-I-L,I Отсуда следует. что А+В А+В+1. Указанное свойство используетс дл корректировани ошибок в контролируемом сумматоре. Ошибки, возникающие в сумматоре в результате неисправностей, вызваны неисправностью схемы формировани суммы или неисправностью схемы форми ровани переносов. Неисправность, возникающа в схеме формировани i-ro разр да суммы, к одиночной ошибке типа 5( Si . Поскольку неисправности в сумматоре вызывают, асимметричные ошибки, то после подачи на входы сумматора инверсных значений слагаемых на всех его выходах установ тс инверсные значени вектора суммы, при этом разр д суммы с ошибкой совпадает с инверсным значением суммы в этом разр деJ X. е удовлетвор етс зависимость Зтощ ST . После инверсии значени суммы на входе блока управл емых инверторов устанавливаетс скорректированный пр мой код результата суммировани . Неисправность, возникающа в схе- ме формировани Переноса I, в зависимости от кода слагаемых может вызвать групповую ошибку в последующих разр дах. При этом Ci . Однако поскольку в сумматоре после подачина его входы инверсных значений слагаемых вектор переноса инвертируетс , то удовлетвор етс условие С-1ощ и , следовательно, осуществл етс коррекци указанной ошибки и не происходит её распространени в стастаршие разр ды. После инвертировани значени суммы на выходе устройства получаем скорректированный пр мой код результата суммировани . Следует отметить, что кратность корректируемых ошибок в контролируемом сумматоре определ етс обнаруживающей способностью остаточного кода и при модуле 1 3 равна единице. Устройство работает следующим образом. Слагаемые, с выходов регистров 1 и 2 поступают на соответствующие входы сумматора 3, а также на входы блоков 4,5 формировани остатка по модулю m. Соответствующие коды остатков с выходов блоков 4 и 5 Поступают на вход сумматора 7 остатков . Блоком 6 формировани остатка по мрдулю irn производитс определение остатка по модулю m сумь л входных операндов. Схема 8 сравнени осуществл ет сравнение кодов на выходах сумматора 7 и блока 6. При правильном функционировании сумматора 3 на выходе схемы 8 сравнени вьфабатьшаетс нулевой сигнал, по которому код суммы операндов с выхода сумматора 3 без изменени посту51111The invention relates to the field of computer technology and can be used in digital computers and digital information processing devices with new, cervical reliability. An arithmetic unit with control and error correction is known, in which for control of logical operations a comparison is made of the results obtained simultaneously on the adder of direct code values and the sum of the inverse code values of the registers containing four registers, fourteen groups of direct and inverse transmission codes, two adder coding circuit, comparison circuit, error indication unit and block of convolutions C11. The disadvantage of this device was its complexity and low reliability of control due to the large amount of control equipment. The closest in technical essence to the proposed is an adder controlled with a PSM loop residual code containing two sum registers, the outputs of each of which are connected to the corresponding inputs of the adder and respectively the inputs of the first and second remainder calculation blocks are modulated, and the outputs itepBoro and of the second module in modulo sludge intake is connected to the inputs of the summator of the remainder matrix, the output of which is connected to the first input of the circuit / comparison, the second input of the comparison circuit is connected to the output of the third rd unit calculating a residue modulo HS, whose input is connected to the output susummatora terms, which is the result output of the adder, comparator circuit output is the output of the adder an error. With m 3, all single errors of C 21 are detected in the adder. A disadvantage of this device is the impossibility of correcting the result when detecting an error. The purpose of the invention is to increase the reliability of the control. The goal is achieved by the fact that in the device for controlling the adder, containing registers of the first and second components, three units of forming the remainder modulo m, days the matrices component, the adder of residues, the comparison circuit, and the information inputs of the registers of the first and second components are respectively the inputs of the first and the second component of the device, the outputs of the registers of the first and second components are connected respectively to the first and second information inputs of the adder of the components and the inputs of the first and second blocks of pho restoring modulo wi, the outputs of which are connected respectively to the first and second information inputs of the residue adder, the outputs of which are connected to the first group of inputs of the comparison circuit, the second group of inputs of which are connected to the outputs of the third unit of restoring the modulus m, the inputs of which are connected with the outputs of the adder of the addends, the output of the comparison circuit is the output of the device error, the group of elements EXCLUSIVE ШШ is entered, and the outputs of the adder of the addends are connected to the first inputs of the corresponding EXCLUSIVE OR elements, the second inputs of which are combined and connected to the output of the comparison circuit, the transfer input of the summator and the control inputs of the registers of the first and second addendum, the outputs of the elements of the EXCESSING HR circuit, are the output of the result of the device, the drawing shows the functional diagram of the device for controlling the adder which contains the register 1 of the first addend, register 2 of the second addend, adder 3 addendums, modulo t moduli blocks 4-6, adder 7 residuals, circuit 8 Neni, a group of 9 elemeptov ISKLOCHAYUSCHEE OR. The information inputs of registers 1.2 of the first and second components are, respectively, the inputs of the first and second components of the monitored adder, the outputs of registers 1.2 are connected to the first and second inputs of the adder 3 of the components and the inputs of the first and second units 4.5 to form the remainder. The outputs of the adder 3 of the terms are connected to the inputs of the third block 6 of the formation of the remainder modulo P and the first inputs of the corresponding elements EXCLUSIVE OR of group 9, the outputs of which are the output of the controlled the adolescent The outputs of blocks 4 and 5 are connected to the corresponding information inputs of the adder 7 residues The outputs of the adder 7 residues and the third block 6 forming a modulo residue are connected respectively to the first and second groups of inputs of the comparison circuit 8, the output of which is the error output of the monitored adder and connected to the second the inputs of all elements are EXCLUSIVE OR, the input of the transfer of the accumulator of 3 consecutive and control inputs of registers 1,2. Registers 1 and 2 can be built on triggers with a counting input connected to the control input of the register, or on T) triggers and contain EXCLUSIVE OR elements, the first inputs of which are connected to the direct outputs of the discharge triggers and the second with a control input The register of Comparison 8 should have an internal delay of one cycle implemented on T) triggers. In order to ensure correct error correction, it is necessary that the failures in dxeMe sum formation and transfers cause asymmetric errors; permanent type errors For this purpose, the adder has 3 terms, and this: also the adder 7 residuals can be built on the elements AND, OR, NOT. When adjusting the addition operation, the following relations between the direct and inverse operand codes are used: A and B are the direct n-bit codes of the terms; A, B - inverse, 1-bit binary codes of the terms CY 11 ..... . ..one. We add up the first and second equations (A + B) + + (A + B) 2Cp term by term. Since ..10 then, adding one to the left and right sides of the last equality, we get (A + B) + (A + B) - 1) C «, where C, 4.1 11 IO-I-L, I Otsuda follows. that A + B A + B + 1. This property is used to correct for errors in the monitored adder. Errors that occur in the adder as a result of faults are caused by a malfunction of the sum formation scheme or a malfunction of the hyphenation circuit. The fault occurring in the formation of the i-ro sum amount, to a single error of type 5 (Si. Since the faults in the adder cause asymmetric errors, after applying the inverse values of all its outputs to the inputs of the adder, the inverse values of the sum vector the sum of the sum with an error coincides with the inverse value of the sum in this bit jJ.e the dependence of STh ST is satisfied. After inverting the value of the sum at the input of the controlled inverter block, the corrected forward cut code is set summation. The malfunction arising in the formation of the Transfer I, depending on the code of the addendum can cause a group error in the subsequent bits. At the same time, Ci. However, since in the adder after feeding its inputs the inverse values of the addends the transfer vector is inverted, it is satisfied the C-1h condition and, therefore, the correction of the indicated error is carried out and does not spread to the old bits. After inverting the value of the sum at the device output, we obtain the corrected direct sum result code. It should be noted that the multiplicity of corrected errors in the controlled adder is determined by the detecting ability of the residual code and is equal to one for module 1 3. The device works as follows. The components from the outputs of registers 1 and 2 are fed to the corresponding inputs of the adder 3, as well as to the inputs of the units 4.5 forming the remainder modulo m. The corresponding codes of residues from the outputs of blocks 4 and 5 are fed to the input of the adder 7 residues. The unit 6 of forming the remainder by irdul irn determines the remainder modulo m sum l of the input operands. The comparison circuit 8 compares the codes at the outputs of the adder 7 and the block 6. With the correct functioning of the adder 3, the output of the comparison circuit 8 shows the zero signal, according to which the sum code of the operands from the output of the adder 3 without changing the post 51111

пает через группу 9 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ на выход результата контролируемого сумматора.It goes through a group of 9 elements EXCLUSIVE OR to the output of the result of a controlled adder.

В случае возникновени ошибки в векторе суммы эта ошибка обнаружи- 5 ваетс схемой 8 сравнени , на выходе которой формируетс единичный сигнал. По этому сигналу осуществл етс инвертирование операндов в регистрах 1 и 2 и операци суммировани над об- ратными кодами. Контроль правильности выполненной коррекции производитс как и на рабочем такте, с помощью остаточного кода. Скорректированный результат суммировани обратных кодов5 слагаемых инвертируетс элементами ИСГСПЮЧАЮЩЕЕ ИЛИ группы 9 и -поступает 676If an error occurs in the sum vector, this error is detected by the comparison circuit 8, at the output of which a single signal is generated. This signal is used to invert the operands in registers 1 and 2 and the operation of summing over the return codes. The control of the correctness of the performed correction is carried out as in the work cycle, using the residual code. The corrected result of the summation of the inverse codes of the 5 terms is inverted by the elements SUPPORTING OR groups 9 and - 676 is received

на выход сумматора. Если коррекци -. произведена правильно, то через врем задержки, равное одному такту, сиг -нал на выходе схемы 8 сравнени принимает нулевое значение, и на вход устройства поступают новые значени слагаемых.on the output of the adder. If correction -. made correctly, then after a time delay equal to one clock cycle, the signal at the output of the comparison circuit 8 takes a zero value, and new values of the terms arrive at the input of the device.

В зависимости от значени сигнала на контрольном выходе устройства можно выделить следующие режимы его работы: посто нный нуль - ошибки в сумматоре отсутствуют; апериодическа или периодическа последовательность нулей и единиц - в сумматоре возникают корректируемые ошибки; посто нна единица - в сумматоре произошла некорректируема ошибка.Depending on the value of the signal at the control output of the device, the following modes of operation can be distinguished: constant zero — there are no errors in the adder; aperiodic or periodic sequence of zeros and ones — corrected errors occur in the adder; constant one - an uncorrectable error occurred in the adder.

.N.N

--V--V

8eight

Claims

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ СУММАТОРА, содержащее регистры первого и второго слагаемых, три блока формирования остатка по модулю m, сумматор слагаемых, сумматор остатков, схему сравнения, причем информационные входы регистров первого и второго слагаемых являются соответственно входами первого и второго слагаемых устройства, выходы регистров первого и второго слагаемых соединены соответственно с первым и вторым информационными входами сумматора слагаемых и входами первого и второго блоков формирования остатка по модулю m , выходы которых соединены соответственно с первым и вторым информационными входами сусумматора остатков, выходы которого соединены с первой группой входов схемы сравнения, вторая группа входов которой соединена с выходами третьего блока формирования остатка по модулю т, входы которого соединены с выходами сумматора слагаемых, выход схемы сравнения является выходом ошибки устройства, о т л и - _очающееся тем, что, с целью · повышения достоверности контроля, в него введена группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем выходы сумматора слагаемых соединены с первыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы,вторые входы которых объединены и соединены с выходом схемы сравнения, входом переноса сумматора слагаемых и управляющими входами регистров первого и второго слагаемых, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы являются выходами результата устройства.DEVICE FOR CONTROL OF THE SUMMATOR, containing the registers of the first and second terms, three blocks for generating a remainder modulo m, an adder of terms, an adder of residues, a comparison circuit, and the information inputs of the registers of the first and second terms are respectively the inputs of the first and second terms of the device, the outputs of the registers of the first and second the second terms are connected respectively to the first and second information inputs of the adder and the inputs of the first and second blocks of the remainder formation modulo m, the outputs of which are connected respectively to the first and second information inputs of the residual adder, the outputs of which are connected to the first group of inputs of the comparison circuit, the second group of inputs of which are connected to the outputs of the third residual formation unit modulo m, the inputs of which are connected to the outputs of the adder of the terms, the output of the comparison circuit is an error output device of Whitlock and _- sistent in that in order to improve the reliability · control introduced therein exclusive OR element group, and an adder connected to outputs of terms per The inputs of the corresponding elements are EXCLUSIVE OR groups, the second inputs of which are combined and connected to the output of the comparison circuit, the transfer adder of the adder, and the control inputs of the registers of the first and second terms, the outputs of the elements EXCLUSIVE OR groups are the outputs of the device.

11167 а сравнения, причем информационные входы регистров первого и второго слагаемых являются соответственно входами первого и второго.слагаемых устройст5 ва, выходы регистров первого и второго слагаемых соединены соответственно с первым и вторым информационными входами сумматора слагаемых и 'входами первого и второго блоков формирования остатка по модулю из , выходы которых соединены соответственно с первым и вторым информационными входами сумматора остатков, выходы которого соединены с первой группой входов схемы сравнения, вторая группа входов которой соединена с выходами третьего блока^ормирования остатка по модулю щ , входы которого соединены с выходами сумматора слагаемых, выход схемы сравнения является выходом ошибки устройства, введена группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем выходы сумматора слагаемых соединены с первыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вторые входы которых объединены и соединены с выходом схемы сравнения, входом переноса сумматора слагаемых и управляющими входами регистров первого и второго слагаемых , выходы элементов ИСКЛЮЧАЮЩЕЕ · ИЛИ группы являются выходами результата устройства, ^! 11167 a comparison, the information inputs of the registers of the first and second terms are respectively the inputs of the first and second terms of the device, the outputs of the registers of the first and second terms are connected respectively with the first and second information inputs of the adder of the terms and the inputs of the first and second blocks of the remainder modulo of, the outputs of which are connected respectively to the first and second information inputs of the adder residues, the outputs of which are connected to the first group of inputs of the comparison circuit, the second the input ppb of which is connected to the outputs of the third block for forming the remainder modulo u, whose inputs are connected to the outputs of the adder of terms, the output of the comparison circuit is the output of the device error, a group of elements EXCLUSIVE OR is introduced, and the outputs of the adder of terms are connected to the first inputs of the corresponding elements EXCLUSIVE OR groups the second inputs of which are combined and connected to the output of the comparison circuit, the transfer input of the adder of the terms and the control inputs of the registers of the first and second terms, the electronic outputs cops exclusive OR · group are the outputs of the device ^result!

На чертеже изображена функциональная схема устройства для контроля сумматора, который содержит регистр 1 первого слагаемого, регистр 2 второго слагаемого, сумматор 3 слагаемых, блоки 4-6 формирования остатка по модулю из, сумматор 7 остатков, схему 8 сравнения, группу 9 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ.The drawing shows a functional diagram of a device for monitoring the adder, which contains a register 1 of the first term, a register 2 of the second term, an adder of 3 terms, blocks 4-6 of the remainder formation modulo of, an adder of 7 residues, a comparison circuit 8, a group of 9 elements EXCLUSIVE OR.

Информационные входы регистровRegister Information Inputs

1,2 первого и второго слагаемых являются соответственно входами первого и второго слагаемых контролируемого сумматора, выходы регистров 1,2 соединены соответственно с первым и вторым входами сумматора 3 слагаемых и входами первого и второго блоков 4,5 формирования остатка по модулю Ьз.. Выходы сумматора 3 слагаемых соединены с входами третьего блока 6 формирования остатка по модулю Из и первыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы 9, выходы которых являются выходом результата контролируемого1,2 of the first and second terms are respectively the inputs of the first and second terms of the controlled adder, the outputs of the registers 1,2 are connected respectively to the first and second inputs of the adder 3 of the terms and the inputs of the first and second blocks 4,5 of the formation of the remainder modulo b .. The outputs of the adder 3 terms are connected to the inputs of the third block 6 of the formation of the remainder modulo of From and the first inputs of the corresponding elements EXCLUSIVE OR group 9, the outputs of which are the output of the result of the controlled