SU696541A1 - Storage - Google Patents

Description

1one

Изобретение относитс  к области запоминающих устройств и может быть использовано в запоминающих устройствах (ЗУ) с разр дностью  чеек пам ти два и более байтов, каждый из которых /состоит из восьми информационных бит и одного контрольного бита, дополн ющего количество единичных бит в байте до нечетного.The invention relates to the field of storage devices and can be used in storage devices (memory) with a memory width of two or more bytes, each of which consists of eight information bits and one control bit, which complements the number of single bits in a byte to odd .

Одно из известных запоминающихOne of the famous memory

устройств состоит из блока хранени  информации в пр мом или инверсном коде , триггера инвертировани , выход которого соединен с входными вентил ми, выход которых соединен с блоком хранени  информации, и выходных вентилей , вход которых соединен с выходом блока хранени  информации 1.The device consists of an information storage unit in a forward or inverse code, an inversion trigger, the output of which is connected to input valves, the output of which is connected to the information storage unit, and output valves, which input is connected to the output of information storage unit 1.

Однако, в этом ЗУ дл  указани  вица хранимого кода используетс  дополнительный разр д в каждой  чейке пам ти , что увеличивает объем ЗУ,However, in this memory, an extra bit is used in each memory cell to indicate the stored code, which increases the amount of memory,

Наиболее близким по технической сущности к предложенному  вл етс  запоминающее устройство, содержащее регистр числа, входы которого подключены к входным информационным шинам и к выходам накопител , а единичные и Нулевые выходы регистров числа.во всех разр дах, кроме одного, соединевы с соответствующими информационными входами входных и выходных элементов 2 И-ИЛИ, выходы которых подключены соответственно ко входам накопител  и выходным информационным шинам. Управл ющие входы входных элементов 2 И-ИЛИ соединены с соответствующими выходами логического блока, входы которого подключены к входным -информационным шинам и одной из управл ющих шин . 2 ,.The closest in technical essence to the proposed is a memory device containing a register of numbers, the inputs of which are connected to the input information buses and to the outputs of the accumulator, and the single and Zero outputs of the registers of numbers. In all bits but one, they are connected to the corresponding information inputs of the input and output elements 2 AND-OR, the outputs of which are connected respectively to the inputs of the drive and output information buses. The control inputs of the input elements 2 AND-OR are connected to the corresponding outputs of the logic unit, the inputs of which are connected to the input-information buses and one of the control buses. 2,.

Однако, в этом ЗУ также необходиvio использовать дополнительный разр д в каждой  чейке пам ти дл  указани  вида xpaHijMoro кода, что уменьшает информационную емкость ЗУ.However, in this memory, it is also necessary to use an extra bit in each memory location to indicate the type of xpaHijMoro code, which reduces the storage capacity of the memory.

Цель изобретени  - увеличение информационной емкости устройства.The purpose of the invention is to increase the information capacity of the device.

Это достигаетс  тем, что устройство содержит дополнительный логический блок, входы которого соединены с выходами пегистра числа и другой управл ющей шиной, выходы - с управл ющими входами выходных элементов 2 И-ИЛИ. Нулевой и единичный выходы регистра числа в одном из разр дов подключены ко входам соответствуювд-ix входного и выходного элементов 2 И-ИЛИ инверсно по отношению к другим разр дам.This is achieved by the fact that the device contains an additional logic block, the inputs of which are connected to the outputs of the number pegister and another control bus, the outputs are connected to the control inputs of the output elements 2 AND-OR. The zero and single outputs of the register of a number in one of the bits are connected to the inputs of the corresponding ix input and output elements 2 AND-OR inversely with respect to other bits.

ria чертеже представлена структурна  схема запоминанрщего устройства.The ria drawing shows a schematic diagram of a memory device.

Входные информационные шины 1 соединены с логическим блоком 2, служащим дл  анализа количества единичных бит в слове, и с входами регистра 3 числа. Выход 4 блока 2 соединен с. Упавл ющими входами 5-10 входных элеентов 2 И-ИЛИ 11-16. выход 17 блока 2 соединен с управл ющими входами 1823 этих же элементов. Единичные выоды триггеров 24-28 регистра 3 числа соединены с единичными информационными входами 29-33 входных эл.ементовThe input information buses 1 are connected to the logical block 2, which serves to analyze the number of single bits in a word, and to the inputs of the register 3 numbers. Output 4 of block 2 is connected to. The control inputs are 5-10 input elements 2 AND-OR 11-16. the output 17 of block 2 is connected to the control inputs 1823 of the same elements. Single outputs of triggers 24-28 register 3 numbers connected to single information inputs of 29-33 input elements

2И-ИЛИ 11-15, с единичными информационными входами 34-38 выходных элеентов 2 И-ИЛИ 39-43 и с дополнительным логическим блоком 44, служащим ,ил  анализа считанной информации. Нулевые выходы триггеров 24-28 регистра2I-OR 11-15, with single information inputs 34-38 output elements 2 AND-OR 39-43 and with an additional logic block 44, which serves to analyze the read information. Zero outputs trigger 24-28 register

3числа соединены с нулевыми информационными входами 45-49 входных элементов 2 И-ИЛИ 11-15, с нулевыми информационными входами 50-54 выходных элементов 2 И-ИЛИ 39-43 и с входами блока 44.Единичный выход триггера 55 (контрольный разр д второго байта) .регистра 3 числа соединен с нулевым информационным входом 56 входного элеента 2 И-ИЛИ 16,с.нулевым информацинным входом 57 выходного элемента3 numbers are connected to zero information inputs 45-49 of input elements 2 AND-OR 11-15, with zero information inputs 50-54 of output elements 2 AND-OR 39-43 and with inputs of block 44. The single output of trigger 55 (test bit of the second byte). The register 3 numbers is connected to the zero information input 56 of the input element 2 AND-OR 16, with the zero information input 57 of the output element

2И-ИЛИ 58 и с блоком 44. Нулевой- выход триггера 55 регистра 3числа соединен с информационным единичным входом 59 входного элемента 2 И-ИЛИ 16,2I-OR 58 and with block 44. Zero-output of the trigger 55 of the register 3 numbers connected to the information unit input 59 of the input element 2 AND-OR 16,

с единичным Информационным входом 60 выходного элемента 2 И-ИЛИ 58 и с входом блока 44, т.е. инверсно по отношению к другим триггерам (разр дам) Выходы входных элементов 2 И-ИЛИ 1116 соединены с накопителем 61, выход которого соединен с входами регистраwith a single Information input 60 of the output element 2 AND-OR 58 and with the input of the block 44, i.e. inversely with respect to other triggers (discharge) The outputs of the input elements 2 AND-OR 1116 are connected to the drive 61, the output of which is connected to the inputs of the register

3числа и с входом регенерации самого блока 61, Выход 62 блок.а 44 соединен с управл ющими входами 63-68 выходных элементов 2 И-ИЛИ 39-43 и. 58, Выход 69 того же блока 44 соединен с управл ющими входами 70-75 выходных элементов 2 И-ИЛИ 39-43 и.58, а выходы этих элементов соединены с выходными информационными шинами 76-81. Входы блоков 2 и 44 соединены с управл ющими шинами 82 и 83 соответственно . Аналиэиру  работу устройства при записи и чтении информации, например, с меньшим количеством единичных бит, необходимо отметить следующее:3 and with the regeneration input of the block 61 itself, the Output 62 of the block a.a 44 is connected to the control inputs 63-68 of the output elements 2 AND-OR 39-43 and. 58, Output 69 of the same unit 44 is connected to control inputs 70-75 of output elements 2 AND-OR 39-43 and 558, and the outputs of these elements are connected to output information buses 76-81. The inputs of blocks 2 and 44 are connected to control buses 82 and 83, respectively. Analyzing the operation of the device when writing and reading information, for example, with a smaller number of single bits, it is necessary to note the following:

-так как любое нечетное число можно представить в виде cyMNM двух чисел , из которых одно нечетное, а другое четное, то в любом дев тиразр дном байте с нечетным количеством единичных бит всегда будет четное количество нулевых бит;- since any odd number can be represented as cyMNM of two numbers, one odd of which and the other even, then in any nine-ninth byte with an odd number of single bits there will always be an even number of zero bits;

инверсии вышеуказанного дев тиразр дного байта получитс  четное количество единичных бит (инверси  inverting the above nine byte of a single byte will result in an even number of one bits (inversion

нулей) и нечетное количество нулевых бит (инверси  единиц);zeros) and an odd number of zero bits (inversion units);

-если в дев тиразр дном байте, представленном в пр мом коде, инвер, тировать любой из битов, то количестг 5 во единичных бит станет четным, а ну .левых - нечетным;- if in a nine-byte bottom byte represented in the direct code, inverting any of the bits, then the number 5 in the single bits will become even, and the left of them - odd;

- если в дев тиразр дном байте, представленном в обратном коде (инверсном ) , инвертировать любой из биQ тов, то количество единичных бит станет нечетным/ а количество нулевых четным .- if in the nine-byte bottom byte presented in the reverse code (inverse), to invert any of the bits, the number of single bits will become odd / and the number of zero bits will be even.

Устройство работает следующим образом .The device works as follows.

,Пусть на входные информационные, Let the input information

Claims (2)

шины 1 в режиме записи поступит информаци  000000111 000000111 (два байта). Эта информаци  занесетс  в регистр 3 числа и одновременно поступит на вход блока 2. Так как ко0 личество единичных бит в этом слове меньше количества нулевых бит, то при поступлении команды Запись на шину 82 на выходе 4 блока 2 по витс  сигнал, который поступит на 5 входы 5-10 входных элементов 2 И-ИЛИ 11-16 и разрешит передачу информации . с единичных выходов триггеров 24-28 и с нулевого выхода триггера 55(контрольный разр д второго байта регистра 3 числа) в накопитель 61. Учитыва  вышесказанное, в накопителе 61 первый байт будет состо тьИЗ нечетного количества единичных бит и четного -нулевых, а второй байт - из чет5 ного количества единичных бит и нечетного количества нулевых бит (0.00000111 000000110). Передача информации из регистра 3 числа на выходЕше информационные шины 76-81 блоQ кируетс  отсутствием сигналов на вы 4одах 62 и 69 блока 44. При подаче на шину 83 команды чтение считанна  информаци  из накопител  6.i . зане .сетс  в регистр 3 числа. Так как в j хран щейс  информации первый байт имеет нечетное количество единичных бит, а второй - четное, то на выходе 62 блока 44, при наличии кпм нтл чтение, по витс  сигнал, который поступит на входы 63-68 выходных зле ментов 2 И-ИЛИ 39-43 и 56 и разрешит передачу информации на выходные информационные шины 76-81 с единичных выходов триггеров 24-28 и нулевого выхода триггера 55 (контрольный разр д. 5 второго байта) регистра чис.па 3. Таким образом, при передаче инфррмещии . на выходные информационные шины 76-81 инвертирование контрольного разр да второго байта вызовет по вление на 0 этих шинах исходной информации, поступившей в режиме записи на входные ин . формационные шины 1. Передача информации из регистра 3 числа в накопитель 61 будет блокирована отсутствием сигналов на выходах 4 и 17 блока 2. Из рассмотрени  работы устройств можно сделать следующие выводы: -если в считанной из накопител  информации первый байт имеет нечетно количество единичных бит, а второй байт - четное, то информаци  считана в пр мом коде, за исключениемконтрольного разр да второго байта, дл  получени  исходной информации необхо димо инвертировать содержимое этого бита; -если в считанной из накопител  информации первый байт имеет четное количество единичных бит, а второй байт - нечетное, то информаци  считана в обратно коде, за исключением контрольного разр да второго байта, дл  получени  исходной информации не обходимо инвертировать содержимое всех битов, кроме контрольного разр да второго байта; -одинакова  четность двух байтов свидетельствует об одиночнсм сбое устройства. Изобретение может быть распростр нено на устройство с большим числом байтов, причем вместо контрольного разр да, можно, использовать любой ра р д любого байта. Основным преимуществом изобретени   вл етс  экономи  оборудовани  счет уменьшени  разр дности  чеек па м ти (или увеличени  эффективной ем кости устройства). Это дозвол ет ис пользовать его в запоминающих устро ствах с многобайтовой структурой  чеек пам ти, в которых информаци  хранитс  в пр мом и обратном коде. Формула изобретени  Запоминающее устройство, содержащее регистр числа, входы которого подключены к входным информационным шинам и к выходам накопител , а единичные и нулевые выходы регистров чиапа во всех разр дах, кроме одного, соединены с соответствующими информационными входами входных и выходных элементов 2 И-ИЛИ, выходы которых подключены соответственно ко входам накопител  и выходным информационным шинам, а управл ющие входы входных элементов 2 И-ИЛИ соединены с соответствующими выходами логического блока , входы которого подключены к входным информационным шинам и одной из управл ющих шин, отличающеес   тем, что, с целью увеличени  информационной емкости устройства, оно содержит дополнительный логический блок, входы которого соединены с выходами регистра числа и другой управл ющей шиной, выходы - с управл ющими входами выходньох элементов 2 И-ИЛИ, а нулевой и единичный Выходы регистра числа в одном из разр дов подключены ко входам соответствующих входного и выходного элементов 2 И-ИЛИ инверсно по отношению к другим разр дам. Источники информации, прин тые во внимание при экспертизе 1.Патент OTJA 3579210, 340-174, 1971. Bus 1 in recording mode will receive information 000000111 000000111 (two bytes). This information is recorded in the register 3 numbers and simultaneously enters the input of block 2. Since the number of single bits in this word is less than the number of zero bits, when a command arrives Writing to the bus 82 at output 4 of block 2, the signal that goes to 5 Inputs 5-10 of the input elements 2 are AND-OR 11-16 and allow the transfer of information. from single outputs of triggers 24–28 and from zero output of trigger 55 (check bit of the second byte of the register 3 numbers) to drive 61. Considering the above, in drive 61 the first byte will consist of an odd number of single bits and an even zero bit, and the second byte - from an even number of one bits and an odd number of zero bits (0.00000111 000000110). The transfer of information from the register of 3 numbers to the output of the information bus 76-81 is blocked by the absence of signals on you 4 and 62 and 69 of block 44. When a read command is sent to the bus 83, the read information from the drive 6.i. set in the register 3 numbers. Since the first byte has an odd number of single bits in j stored information, and the second has an even number, then at output 62 of block 44, if there is a readout, a signal is received that goes to inputs 63-68 of output signals 2 AND- OR 39-43 and 56 and allow the transfer of information to the output information buses 76-81 from single outputs of triggers 24-28 and zero output of trigger 55 (test bit of the second byte) of the chp 3 register. Thus, when transmitting . on output information buses 76-81, inverting the check bit of the second byte will cause the initial information on these buses to appear in 0, which was received in the write mode on the input bits. formation bus 1. The transfer of information from the register of 3 numbers to the drive 61 will be blocked by the absence of signals at the outputs 4 and 17 of block 2. From the consideration of the operation of the devices, the following conclusions can be made: - if the first byte has an odd number of single bits, the second byte is even, then the information is read in the direct code, with the exception of the control bit of the second byte, to obtain the initial information it is necessary to invert the contents of this bit; - if the first byte has an even number of single bits in the information read from the accumulator, and the second byte is odd, then the information is read in the reverse code, except for the check bit of the second byte, to obtain the initial information, it is necessary to invert the contents of all bits except yes second byte; The same parity of two bytes indicates a single device failure. The invention can be extended to a device with a large number of bytes, and instead of the check bit, it is possible to use any number of any byte. The main advantage of the invention is the saving of equipment by reducing the size of the memory cells (or increasing the effective capacity of the device). This allows it to be used in storage devices with a multibyte memory cell structure in which information is stored in the forward and reverse code. The invention contains a storage device containing a number register, the inputs of which are connected to input information buses and storage accumulators, and the single and zero outputs of the chiap registers in all but one bit are connected to the corresponding information inputs of the input and output elements 2 AND-OR, the outputs of which are connected respectively to the inputs of the accumulator and output information buses, and the control inputs of the input elements 2 AND-OR are connected to the corresponding outputs of the logic unit, the inputs of which are Connected to the input information buses and one of the control buses, characterized in that, in order to increase the information capacity of the device, it contains an additional logic unit, the inputs of which are connected to the outputs of the number register and the other control bus, the outputs with control inputs elements 2 AND-OR, and zero and one. The outputs of the register numbers in one of the bits are connected to the inputs of the corresponding input and output elements 2 AND-OR inversely with respect to other bits. Sources of information taken into account in the examination 1. Patent OTJA 3579210, 340-174, 1971. 2.Патент США № 3681764, 340-172.5, 1972 (ПРОТОТИП).2. US Patent No. 3681764, 340-172.5, 1972 (PROTOTIP).