SU486376A1 - Memory cell - Google Patents

Description

1one

Изобретение относитс  к области вычислительной техники.This invention relates to the field of computing.

Известны  чейки пам ти, содержащие Д-триггер, информационные и адресные шины записи и считывани .Cells of memory containing a D-trigger, information and address write and read buses are known.

Цель изобретени  - расширение фупкпиопальных возможностей и области применени  }ттройства, т. е. сов.мещение фунКдий хранени  с выполнением логических операций н обеспечение двусторонней передачи информадии .The purpose of the invention is to expand the fucking capacity and field of application of the device, i.e., combining storage functions with performing logical operations and providing two-way information transfer.

Это достигаетс  тем, что в  чейку введены дополнительные логические элементы «И. Первые входы первого, второго и третьего логических элементов «И подключены « пр мому выходу Д-триггера, а четвертого и п того логических элементов «И - к инверсному выходу Д-триггера, вторые входы всех логических элементов «И - к адресным шипам считывани . Выход первого логического элеMeirra «И подсоединен к первой информационной ншне и первому входу Д-триггера. выходы второго и п того элементов «И - к второй инфор.мационной шине и второму входу Д-триггера, выходы третьего и четвертого логических элементов «И - к третьей информадионной шине и третьему входу триггера.This is achieved by introducing additional logical elements “I. The first inputs of the first, second and third logic elements "AND are connected" to the direct output of the D-flip-flop, and the fourth and fifth logical elements "I" to the inverse output of the D-flip-flop, the second inputs of all the logical elements "I - to the address spikes of the reading. The output of the first logical element Meirra “And is connected to the first information field and the first input of the D-flip-flop. the outputs of the second and fifth elements “And - to the second information bus and the second input of the D-flip-flop; outputs of the third and fourth logical elements“ And - to the third information bus and the third input of the flip-flop.

Схема  чейки представлена на чертеже, где 1, 2 и 3 - ипфо1рмационные шипы; 4-8 - дополнительные логические элемепты «II, нмеюш:ие объединенные первые входы и вхо217-21 - входыThe cell diagram is shown in the drawing, where 1, 2 and 3 are implant spikes; 4-8 - additional logical elements “II, nmeyush: no combined first inputs and input 2117-21 - inputs

16 - Д-триггер;16 - D-trigger;

ды 9-15; триггера.dy 9-15; trigger

ЯчейКа пам ти работает следующим обра зом.The memory cell works as follows.

В исходном состо нии элемент 16 х-ранит информацию. В случае хранени  «1 на объе диненных входах элементов 4, 5, 6 имеетс  разрешаюн1ий уровень, а на обп;их входах элементов 7 и 8 -- запрещающий. С подачей на один из входов 11, 12 адресного сигнала считывани  на информационных шинах 2, 3 но в.т етс  соответствуюнип единичному значению сигнал. При ноступлении адресного сигнала считыван1 Я па вход 10 элемента 4 инфор.маци  в пгине 1 устанавливаетс  только при наличии стробируюнхего сигнала на входе 9. Б случае подачи на вход 14 адресного сигпала считывани  в шине 2 образуетс  инверсное значение кода, хран н егос  в триггере 16.In the initial state, the element is 16 x-injured information. In the case of storing "1" on the combined inputs of elements 4, 5, 6 there is a resolvable level, and on the OBP; their inputs of elements 7 and 8 - forbidding. With the input to the one of the inputs 11, 12 of the readout signal on the information buses 2, 3, the corresponding single value of the signal doesn’t matter. When the address signal is received, the read1 I pa input 10 of the information element 4 in pgin 1 is set only if there is a strobe signal at input 9. In the case of sending the address read signal to input 14, bus 2 forms an inverse code value stored in trigger 16 .

Информационные 1нины 1, 2, 3 объедин тьс  с анало1-ичными 1нинами других  чеек системы.Informational 1nins 1, 2, 3 are combined with analogous 1nins of other cells of the system.

Па входы 17, 18 н 20 подаютс  а.Тресные сигналы записи, }ta входы 19 н 21 -стробирующие сигналы записи. При нодаче. например, на вход 17 адресного сигнала записи сигнал с шины I, соответствующий единичному или нулево.му значению информации, записываетс  в эле.мент 16. В сл}чае поступлени  адресного сигнала на вход 18 или 20 дл  ocyniecrвленн  записи ннформацнн необходимо при3Pa inputs 17, 18 and 20 are given a. Top write signals,} ta inputs 19 and 21 - recording gating signals. When nodache. For example, at input 17 of the write address signal, a signal from bus I corresponding to a single or zero value of the information is recorded in element 16. When the address signal arrives at input 18 or 20 for recording information is required

сутствие на входах 19 и 21 спробирующего сигнала записи. При одновременной подаче, например, на входы 17 и 18 адресных сигналов и на вход 19 стробирующего сигнала выполн етс  опера|Ци  наложени  инфор1мации с шин 1 и 2, а результат операции записываетс  в элемент 16.There is no recording signal on inputs 19 and 21. When simultaneously feeding, for example, the inputs 17 and 18 of the address signals and the input 19 of the strobe signal, an operation | Qi imposes information from the buses 1 and 2, and the result of the operation is written to the element 16.

Информационные шины 1, 2 и 3 обеспечивают передачу информации в двух направлени х между аналогичными  чейками нам ти системы, причем некоторые шины, например, 2 и 3, позвол ют осуществл ть передачу п р мой и инверсной информании.Information buses 1, 2 and 3 provide information transfer in two directions between similar cells of our system, and some buses, for example, 2 and 3, allow the transmission of direct and inverse information.

Пред м е т и з о б р е т е и и  PREPARATION AND RESULTS

Ячейка пам ти, содержаща  Д-триггер, информационные и адресные шины записи иA memory cell containing D-trigger, information and address write buses and

считывани , отличающа с  тем, что, с целью расширени  области применени   чейки , она содержит дополнительные логические элементы «И, первые входы первого, второго и третьего логических элементов «И подключены к пр мому выходу Д-триггера, а четвертого и п того логических элементов «И - к инверсному выходу Д-триггера, вторые в.ходы всех логических элементов «И подключены к адресным шинам считывани , выход первого логического элемента «И подключен к первой информационной шине и первому входу Д-триггера, выходы второго и п того элементов «И - к второй информационной шине и второму входу Д-триггера, выходы третьего и четвертого логических элементов «И -к третьей информационной шине и третьему входу триггера.reading, characterized in that, in order to expand the cell's application area, it contains additional logic elements "And, first inputs of the first, second and third logic elements" And are connected to the forward output of the D-flip-flop, and fourth and fifth logical elements "And - to the inverse output of the D-flip-flop, the second in. Drives of all logic elements" And connected to the address read buses, the output of the first logical element "And connected to the first information bus and the first input of the D-flip-flop, outputs of the second and fifth elements And - a second data bus and the second input of the D flip-flop, the outputs of the third and fourth logic gates "-k and third data line and the third input latch.

1one

0101

ДгДг.УDgDg.

/J/4/5/ J / 4/5