SU788173A1 - Working storage - Google Patents

Description

1one

Изобретение относитс  к вычислительной технике, а именно к организации пам ти ЭВМ, и может быть использовано преимущественно в автоматизированных системах обработки даннь1х.The invention relates to computer technology, in particular to the organization of computer memory, and can be used primarily in automated data processing systems.

Известны оперативные запоминающие устройства адресного типа, которые примен ютс  дл  формировани  вторичных информационных массивов по данному первичному массиву путем дублировани  записей или организации индексированных массивов {.Address type random-access memory devices are known that are used to form secondary information arrays over a given primary array by duplicating records or organizing indexed arrays {.

Наиболее близким по технической сущности к предлагаемому изобретению  вл етс  оперативное запоминающее устройство, содержащее накопитель, устройство управлени  накопителем, выходы которого соединены с вход.ам накопител , шину управлени , адресную шину счетчик адреса, дешифратор и регистр. Така  конструкци  позвол ет повысить информационную емкость устройства 2.The closest to the technical essence of the present invention is a random access memory that contains a drive, a drive control device whose outputs are connected to a drive input, a control bus, an address bus, an address counter, a decoder and a register. Such a design allows an increase in the information capacity of the device 2.

Недостатками известного устройства  вл ютс  ограниченные функциональные возможности , исключающие автономное выполнение программно-управл емых арифметико логических операций над адресами, и низкое быстродействие в режиме последовательной выборки информации по разреженному .массиву флагов, обусловленное поразр дным опросом регистра флагов и «холостой работой счетчика адреса при просмотре битов , не отмеченных флагом.The disadvantages of the known device are the limited functionality that eliminates the autonomous execution of program-controlled arithmetic logic operations on addresses, and the low performance in the sequential sampling mode of information on the sparse flag array, caused by random polling of the flag register and the idle address counter during viewing bits not flagged.

Цель изобретени  - повыщение быстродействи  устройства при выборе информации. Поставленна  цель достигаетс  тем, что в устройство,, содержащее блок управлени , выход которого подключен к управл ющимThe purpose of the invention is to increase the speed of the device when selecting information. The goal is achieved by the fact that the device, containing the control unit, the output of which is connected to the control

10 входам счетчика, накопител  и регистра, адресную , информационную щину и шину управлени , введены блок регистров, одни входы которого подключены к входной шине, первым входам счетчика и блока управлени , арифметико-логический блок, одни вход 10 inputs of the counter, accumulator and register, address, information bus and control bus, a block of registers is entered, one inputs of which are connected to the input bus, the first inputs of the counter and control block, an arithmetic logic unit, one input

5 которого подключен к выходу счетчика и входу дешифратора, другие - к соотвутствующим выходам блока регистров, информацион ный выход арифметико-логического блока подключен к адресной шине накопител  и5 of which is connected to the output of the counter and the input of the decoder, others are connected to the corresponding outputs of the register block, the information output of the arithmetic logic unit is connected to the address bus of the storage device and

Claims (2)

20 другим входам блока регистров, а выход переноса - ко второму входу блока управлени , сумматор, один вход которого подклю .чен к выходу дешифратора и одному из входов регистра, другой вход которого подключен к информационному выходу накопител , выход регистра соединен с другим входом сумматора, последовательно соединенные вентили окончани  переноса и шифратор, выход которого подключен ко второму входу счетчика, один вход вентилей окончани  переноса подк;1ючен к выходу сумматора, другой - к информационным входам накопител  и выходу регистра, выход переноса сумматора подключен к третьму входу блока управлени , причем управл ющие входы арифметико-логического блока и блока регистров подключены к выходу блока управлени . Выполненное таким образом устройство позвол ет хранить и с высоким быстродействием обрабатывать отображенную в битовые массивы вторичную информацию центральной пам ти. На чертеже изображена структурна  схема многофункционального оперативного запоминающего устройства. Устройство содержит флаговую пам ть, котора  состоит из накопител  1, счетчика 2 адреса, регистра 3, дешифратора 4, сумматора б, вентилей 6 окончани  переноса, шифратора 7, блока 8 регистров и блока 9 управлени , адресную шину 10, информационную шину I и шину 12 управлени . Код адреса опроса из ЭВМ поступает по входной шине 13 на счетчик 2 адреса. Младшие ш Iog2r разр дов кода адреса {здесь г - разр дность  чеек флаговой пам ти) поступают со счетчика 2 адреса на дополнительный дешифратор 4. Особенность предлагаемого устройства заключаетс  в том, что вместо схемы коммутации и схемы сравнени , используемых в известном устройстве дл  поиска информации , ближайщей к данной, введены сумматор , блок вентилей окончани  переноса и шифратор. Поиск происходит не путем-поразр дного опроса регистра с соответствующим увеличением или уменьшением содержимого реверсивного счетчика адреса, а сложением обратного кода регистра с выходом дешифратора. Так как с выхода-дешифратора поступает всего один единичный сигнал то он вызывает не больше одной цепочки переноса, который заканчиваетс  на том разр де , где стоит ближайша  от начала поиска информаци . Этот разр д выдел етс  специально введенным блоком вентилей окончани  переноса. Выходной унитарный код преобразуетс  введенным шифратором в двоичный код младших разр дов адреса, который по соответствующему сигналу с бло ка управлени  записываетс  в младшие разр ды счетчика адреса вместо ранее имевшегос  в нем кода. Таким образом, поиск происходит за один цикл работы счетчика адреса. Отличительной особенностью предлагаемого устройства  вл етс  также наличие в нем сверхоперативной пам ти в виде дополнительного блока 8 регистров арифметикологического блока 14 и блока 9 управлени , что придает устройству автономность, позвол   независимо от процессора ЭВМ выполн ть арифметические и логические операции над адресами и  чейками пам ти. Преимушествами предлагаемого устройства по сравнению с известным  вл ютс  более высокое быстродействие при последовательной выборке информации и расширение функциональных возможностей, позвол юшее выполн ть программно-управл емые операции по распределению пам ти между различными массивами вторичной информации и такие операции над этими массивами , как объединение, пересечение, дублирование , инвертирование, а также сброс. Формула изобретени  Оперативное запоминающее устройство, содержащее блок управлени , выход которого подключен к управл ющим .м счетчика , накопител  и регистра, адресную и информационную щины и шину управлени , отличающеес  тем, что, с целью повышени  быстродействи  устройства при выборе информации , оно содержит блок регистров, одни вход которого подключены к входной шине, первому входу счетчика и первому входу блока управлени , арифметико-логический блок, один вход которого подключен к выходу счетчика и входу дешифратора, другие - к соответствующим выходам блока регистров, информационный выход арифметико-логического блока подключен к адресной шине накопител  и другим вх.одам блока регистров, а выход переноса - ко второму входу блока управлени , сумматор, один вход которого подключен к выходу дешифратора и одному из входов регистра, другой вход которого подключен к информационному -выходу накопител , выход регистра соединен с другим входом сумматора, последовательно соединенные вентили окончани  переноса и шифратор, выход которого подключен ко второму входу счетчика, один вход вентилей окончани  переноса подключен к выходу сумматора, другой - к информационным входам накопител  и выходу регистра, выход переноса сумматора подключен к третьему входу блока управлени , причем управл ющие входы арифметикологического блока и блока регистров подключены к выходу блока управлени . Источники информации, прин тые во внимание при экспертизе 1.Берзатис А. Т. Структура данных. М., «Статистика, 1974, с. 312. 20 other inputs of the register block, and the transfer output to the second input of the control unit, an adder, one input of which is connected to the output of the decoder and one of the inputs of the register, the other input of which is connected to the information output of the accumulator, the output of the register is connected to another input of the accumulator, serially connected end-of-transfer and encoder valves, the output of which is connected to the second input of the counter, one input of the transfer-end valves is connected to the output of the adder, the other to the informational inputs of the accumulator and the output of tra, an adder carry output by third input connected to the control unit, wherein the control inputs of the arithmetic-logic unit and the register unit connected to the output of the control unit. The device thus made allows to store secondary information of the central memory mapped into bitmaps with high speed and processing. The drawing shows a structural diagram of a multifunctional random access memory. The device contains a flag memory which consists of accumulator 1, counter 2 of address, register 3, decoder 4, adder b, transfer end valves 6, encoder 7, register block 8 and control block 9, address bus 10, information bus I and bus 12 controls The address code of the poll from the computer enters the input bus 13 to the counter 2 addresses. The lower Iog2r bits of the address code (here r is the cell size of the flag memory) are sent from counter 2 addresses to an additional decoder 4. A feature of the proposed device is that instead of a switching circuit and a comparison circuit used in a known device for searching information closest to this one, an adder, a transfer end valve block and an encoder are entered. The search is not done by bit polling of the register with a corresponding increase or decrease in the contents of the reverse address counter, but by adding the reverse register code to the decoder output. Since only one single signal comes from the output of the decoder, it causes no more than one transfer chain, which ends at the level where the information is located closest to the start of the search. This bit is allocated by a specially introduced end transfer valve block. The output unitary code is converted by the entered encoder into the binary code of the lower-order address bits, which is written to the lower bits of the address counter instead of the code previously contained in it by the corresponding signal from the control unit. Thus, the search takes place in one cycle of the address counter. A distinctive feature of the proposed device is also the presence of a super-operative memory in the form of an additional block 8 registers of the arithmetic unit 14 and a control block 9, which gives the device autonomy, allowing independently of the computer processor to perform arithmetic and logical operations on the addresses and memory cells. The advantages of the proposed device in comparison with the known are higher speed in the sequential sampling of information and enhanced functionality, allowing you to perform software-controlled operations on the distribution of memory between different arrays of secondary information and operations such arrays on these arrays as association, intersection , duplication, inversion, and reset. The inventive memory containing a control unit, the output of which is connected to the control meter, accumulator and register, address and information lengths and control bus, characterized in that, in order to improve the speed of the device when selecting information, it contains a register block , one input of which is connected to the input bus, the first input of the counter and the first input of the control unit, the arithmetic logic unit, one input of which is connected to the output of the counter and the input of the decoder, the others - to the corresponding outputs of the register block, the information output of the arithmetic logic unit is connected to the address bus of the accumulator and other inputs of the register block, and the transfer output is connected to the second input of the control unit, an adder, one input of which is connected to the output of the decoder and one of the register inputs, the other the input of which is connected to the information output of the accumulator, the output of the register is connected to another input of the adder, serially connected transfer end gates and the encoder, the output of which is connected to the second input account ika one inlet valves completion of the transfer to the output of the adder is connected, the other - to the data inputs of the accumulator and the exit register, an adder carry output connected to a third input of the control unit, wherein the control inputs arifmetikologicheskogo block and a block of registers connected to the output of the control unit. Sources of information taken into account in the examination 1.Berzatis A.T. Data structure. M., “Statistics, 1974, p. 312. 2.Авторское свидетельство СССР кл. О 11 С 11/00, по за вке Я 2443708/18-24, 28.12.76 (прототип).2. USSR author's certificate cl. About 11 11/00, according to application I 2443708 / 18-24, 12.28.76 (prototype). 7/7 / jj -ЛТ7-LT7 //