SU660231A1 - Converter of the ratio of two frequencies into code - Google Patents
Converter of the ratio of two frequencies into codeInfo
- Publication number
- SU660231A1 SU660231A1 SU762351123A SU2351123A SU660231A1 SU 660231 A1 SU660231 A1 SU 660231A1 SU 762351123 A SU762351123 A SU 762351123A SU 2351123 A SU2351123 A SU 2351123A SU 660231 A1 SU660231 A1 SU 660231A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- logical element
- counter
- frequency divider
- Prior art date
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
СКОРО элемента И, причем выход триггера соединен через элемент задержки с вторым входом третьего логического элемента И и непосредственно с первым входом четвертого логического элемента И, выход третьего логического элемента И - с входом управлени блока логических элементов И, а выход четвертого логического элемента И - с первым управл ющим входом управл емого делител частоты, дополнительно введены счетчик, коммутатор, блок вычитани , регистр и блок выделени периода. Вход блока выделени периода соединен с шиной второго входного сигнала, первый выход подключен к второму входу первого логического элемента И, а второй выход - к второму управл ющему входу управл емого делител частоты и второму входу второго логического элемента И. При этом один вход регистра соединен с выходом управл емого делител частоты и одним входом блока вычитани , второй вход которого подключен к входу триггера, а выход блока вычитани соединен с входом дополнительного счетчика, выходом подключенного к управл ющему входу коммутатора, информационные входы которого соединены с шинами опорной частоты и ее гармоник, а выход - с вторым входом четвертого логического элемента И, причем второй вход регистра соединен с выходом третьего логического элемента И.AND, the output of the trigger is connected through the delay element to the second input of the third logical element AND directly to the first input of the fourth logical element AND, the output of the third logical element AND to the control input of the block of logical elements AND, and the output of the fourth logical element AND the first control input of the controlled frequency divider, additionally introduced a counter, switch, subtraction unit, register, and period allocation unit. The input of the period allocation unit is connected to the bus of the second input signal, the first output is connected to the second input of the first logical element AND, and the second output to the second control input of the controlled frequency divider and the second input of the second logical element I. At the same time, one register input is connected to the output of the controlled frequency divider and one input of the subtractor, the second input of which is connected to the trigger input, and the output of the subtraction unit is connected to the input of the additional counter, the output connected to the control input to of the switch, the information inputs of which are connected to the buses of the reference frequency and its harmonics, and the output is connected to the second input of the fourth logical element I, the second input of the register is connected to the output of the third logical element I.
Структурна электрическа схема описываемого преобразовател приведена на чертеже .The structural electrical circuit of the described converter is shown in the drawing.
Преобразователь содержит управл емый делитель 1 частоты, счетчики 2, 3, блок 4 логических элементов И, регистр 5, логические элементы И 6-9, коммутатор 10, блок 11 вычитани , триггер 12, элемент 13 задержки , блок 14 выделени периода.The converter contains a controlled frequency divider 1, counters 2, 3, AND block 4, register 5, AND 6-9 logic elements, switch 10, subtraction block 11, trigger 12, delay element 13, period selection block 14.
На входные шины 15, 16 поданы входные сигналы, на шины 17, 18, 19 - опорна частота и ее гармоники.Input signals are fed to the input buses 15, 16, and the reference frequency and its harmonics are fed to the buses 17, 18, 19.
Выходной код снимаетс с выхода 20.The output code is removed from exit 20.
Принцип работы устройства заключаетс в следующем.The principle of operation of the device is as follows.
Модулирующа зависимость устройства имеет видDevice dependency modulation is
.К.TO
ЛА -.LA -.
где Мг - выходной двоичный код; FX, Ру - входные частоты;where Mg is the output binary code; FX, Py - input frequencies;
п - разр дность тока Л гРеально в устройстве вместо делени стот FX на Fy производитс деление их риодов, т. е.n is the discharge current L is real in the device, instead of dividing FX, by Fy, their rhodes are divided, i.e.
л..l ..
гдеWhere
Ту /.ру - период частоты Ру-, Тх I/FX - период частоты FX.Tu /.ru - the period of the frequency Ru-, Tx I / FX - the period of the frequency FX.
Дл нормальной работы устройства должно выполн тьс условие For normal operation, the condition must be met.
у макс - л МИН max - l MIN
В работе устройства можно выделить два этапа: преобразование периода Ту в двоичный код NT ; деление Ту на Тх, в результате чего определ етс выходной код ЛгВ исходном состо нии счетчики 2, 3 и управл емый делитель 1 частоты установлены в «О, а в регистр 5 записана «1 во второй разр д. Кодирование периода Ту производитс путем его заполнени высокой опорной частотой FO с помощью блока 14 выделени периода Ту, логического элемента И 8 и счетчика 2. Блок выделени периода , основу которого составл ет двухразр дный суммирующий счетчик (не показан ), функционирует таким образом, что на первом его выходе высокий потенциал по вл етс в течение отрезка времени между первым и вторым импульсами частоты Ру (т. е. в течение периода частоты), а на втором его выходе - после окончани первого периода той же ча-стоты. Поэтому с приходом первого импульса частоты Fy открываетс логический элемент И 8 и в счетчике 2 накапливаетс код Лсч,1 пропорциональный периоду Ту, от О до величины . T.F,.In the operation of the device, two stages can be distinguished: the conversion of the period Tu to the binary code NT; division of Tu by Tx, as a result of which the output code LGB of the initial state determines the counters 2, 3 and the controlled frequency divider 1 is set to "O, and register 5 is written" 1 to the second bit. Coding the period Tu is done by filling it a high reference frequency FO using a period allocation block TU 14, an AND 8 logic element and a counter 2. A period selection block, which is based on a two-digit summing counter (not shown), operates in such a way that its first output has a high potential goes on the time interval between the first and second pulses of the frequency Py (i.e., during the frequency period), and at its second output after the end of the first period of the same frequency. Therefore, with the arrival of the first frequency pulse Fy, the logical element AND 8 is opened, and the counter 2 accumulates the code Lsc, 1 proportional to the period Tu, from O to magnitude. T.F ,.
С приходом второго импульса частоты Ру логический элемент И 8 закрываетс , прекраща поступление импульсов частоты FO в счетчик 2. На этом заканчиваетс процесс кодировани периода Ту.With the arrival of the second frequency pulse, Py, the AND 8 closes, stopping the flow of the FO frequency pulses to the counter 2. This completes the encoding process for the period Tu.
Далее начинаетс второй этап: деление Ту на TX- Второй импульс частоты Ру, вызыва по вление высокого потенциала на втором выходе блока 14 выделени периода , производит перепись кода N Ту из счетчика 2 в управл емый делитель 1 частоты и, кроме того, открывает логический элемент И 9.Then the second stage begins: dividing TU by TX- The second pulse of the frequency Ru, causing the appearance of a high potential at the second output of the period extracting unit 14, rewrites the code N Tu from counter 2 to the controlled frequency divider 1 and, in addition, opens a logical element And 9.
Процесс делени состоит из повтор ющихс одинаковых шагов: вычитание из делимого делител и удвоение полученного остатка.The division process consists of repeating the same steps: subtracting from the dividend divider and doubling the resulting balance.
В предлагаемом устройстве деление реализуетс следующим образом.In the proposed device, the division is implemented as follows.
Первый (после открывани логического элемента И 9) импульс частоты РХ устанавливает триггер 12 в «1. При этом опорна частота Ро с коммутатора 10 через логический элемент И 6 начинает поступать на счетный вход управл емого делител 1 частоты , списыва его содержимое от величины jVr до «О. К моменту прихода следующего (второго) импульса частоты РХ содержимое управл емого делител I частоты Му ч, уменьшаетс на величину РоТх и становитс равнымThe first (after opening the AND 9 logic element) the PX frequency pulse sets trigger 12 to "1. In this case, the reference frequency Po from the switch 10 through the logical element 6 begins to flow to the counting input of the controlled frequency divider 1, writing off its contents from jVr to “O.” By the time of arrival of the next (second) pulse of the PX frequency, the contents of the controlled divider I of the frequency Mu h, decreases by the value of RoTx and becomes equal to
. -- , - T,,F,::. F, (Г, - Г,), где , - код остатка АТ Ту - Тх после первого шага делени .. -, - T ,, F, ::. F, (G, - G,), where, is the code of the residue AT Tu - Tx after the first step of dividing.
Второй импульс частоты FX, пройд логический элемент И 7, открывает блок 4 логических элементов И, через который код /УЛГ, переписываетс в счетчик 2. Кроме того, этот же импульс записывает в младший разр д регистра 5. Итак, на первом шаге делени уже реализовано вычитание из делимого Ту делител Т и получен остаток ATi. Так как делимое оказалось больше делител , старшей цифре частного нрисвоено значение «1. Далее должно производитьс вычитание Тх из удвоенного первого остатка 2АГ1. Делаетс это так. После переноса кода остатка , из управл емого делител 1 частоты в счетчик 2 код Лудч продолжает описыватьс имнульсами частоты FO от величины , ДО нул . В момент обнулени в него переписываетс входной код. В данном устройстве входным вл етс код, хран щийс в счетчике 2. Так как в счетчике 2 в этот отрезок времени хранитс код , то он переписываетс в управл емый делитель 1 частоты, и снова повтор етс процесс уменьшени его содержимого () от величины N т, до нул . Пришедший на этом отрезке времени третий импульс частоты FX, как и второй ее импульс, производит перепись из управл емого делител The second pulse of the FX frequency, passed the logical element AND 7, opens the block 4 of the logical elements AND, through which the code / ULG, is rewritten into counter 2. In addition, the same impulse is written to the low-order bit of register 5. So, in the first step of dividing the subtraction from the divisible Tu divider T is implemented and the ATi residue is obtained. Since the dividend turned out to be greater than the divisor, the highest digit of the private value is “1. Next, the Tx should be subtracted from the doubled first 2AG1 residue. It is done like this. After transferring the residual code, from the controlled frequency divider 1 to counter 2, the Ludch code continues to be described by the FO frequency impulses of the value, to zero. At the moment of zeroing, the input code is rewritten into it. In this device, the input is the code stored in counter 2. As the code is stored in counter 2 for this period of time, it is copied to the controlled frequency divider 1, and the process of decreasing its content () from N t is repeated. to zero The third pulse of the FX frequency, which arrived at this time interval, as well as its second pulse, makes a census from the controlled divider
Iчастоты в счетчик 2 очередного (второго) остатка равногоI frequency counter 2 of the next (second) balance equal
N,T,2N,T.-T,.N, T, 2N, T.-T ,.
Третий импульс частоты FX, как и второй импульс, записывает «1 в первый разр д регистра 5. Записанна ранее «1 к этому времени уже сдвигаетс во второй разр д регистра 5 с помощью импульса выходной частоты (), образовавшегос в момент обнулени управл емого делител частоты. В рассмотренных двух шагах делени делимое (Ту и 2ATi) больше делител 7. поэтому на каждом шаге очередной цифре частного присваиваетс значение «1 и проводитс сдвиг кода частного влево. Пример выбран так, что удвоенный второй остаток меньше делител , т. е.The third pulse of the FX frequency, as well as the second pulse, records "1 for the first bit of register 5. Previously recorded" 1 by this time is already shifted to the second bit of register 5 by means of the output frequency pulse () formed at the moment of zeroing of the controlled divider frequencies. In the two division steps considered, the dividend (Tu and 2ATi) is greater than the dividers 7. Therefore, at each step, the next private digit is assigned the value 1 and the private code is shifted to the left. The example is chosen so that the doubled second residue is less than the divisor, i.e.
2ДГ,Г,.2DG, G ,.
Поэтому после второго обнулени управл емого делител частоты в третьем периоде частоты FX (т. е. после пришедших подр д двух импульсов удч) на выходе блокаTherefore, after the second zeroing of the controlled frequency divider in the third period, the FX frequency (i.e., after the two additional pulses ud) that came at the output of the block
I1вычитани по вл етс импульс, который записываетс в счетчик 3. С коммутатора 10 поступает уже частота Fo/2, и поэтому следующий импульс частоты удч по вл ет ЛГ2An I1 pulse emerges, which is recorded in counter 3. From the switch 10, the frequency Fo / 2 arrives, and therefore the next impulse frequency ud appears LG2
с спуст врем , равное- ,with a time equal to,
0/2 т. е. 2А72. Так как в данном примере0/2 i.e. 2A72. Since in this example
ДГ, + АГ, + 2ЛГ,Г„DG, + AG, + 2LG, G „
то на выходе блока 11 вычитани оказываетс еще один импульс, который, изменивthen the output of block 11 is another impulse, which, by changing
код в счетчике 3, переключает коммутатор на выдачу частоты Foi2.the code in the counter 3, switches the switch to the issuance of the frequency Foi2.
В соответствии с этим следующий период частоты /-удч будет в два раза большеIn accordance with this, the next period of frequency / - of the output will be twice as large
предыдущего. Если теперь ДГ2 + АГ2 -f + 2А72 + 4АГ2 TX, то процесс повторитс . Иначе, как в данном примере, повторитс ситуаци , аналогична первым двум щагам делени .the previous one. If now DG2 + AG2 -f + 2A72 + 4AG2 TX, then the process will be repeated. Otherwise, as in this example, the situation is repeated, similar to the first two divisions.
Предлагаемое устройство позвол ет за счет небольшого усложнени схемы одновременно с выполнением операции делени произвести преобразование частоты в код. Использование его в качестве устройстваThe proposed device allows, due to a slight complication of the circuit, at the same time as the division operation, to convert the frequency into a code. Using it as a device
сопр жени частотных датчиков в ЦВМ дает возможность разгрузить последнюю от наиболее трудоемкой дл нее операции делени .pairing frequency sensors in a digital computer makes it possible to unload the latter from the most laborious division operation for it.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762351123A SU660231A1 (en) | 1976-04-22 | 1976-04-22 | Converter of the ratio of two frequencies into code |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762351123A SU660231A1 (en) | 1976-04-22 | 1976-04-22 | Converter of the ratio of two frequencies into code |
Publications (1)
Publication Number | Publication Date |
---|---|
SU660231A1 true SU660231A1 (en) | 1979-04-30 |
Family
ID=20658181
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU762351123A SU660231A1 (en) | 1976-04-22 | 1976-04-22 | Converter of the ratio of two frequencies into code |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU660231A1 (en) |
-
1976
- 1976-04-22 SU SU762351123A patent/SU660231A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3548328A (en) | Digital fm discriminator | |
GB1278151A (en) | Electronic desk top calculator having a dual function keyboard logic means | |
GB1101969A (en) | Bipolar analog to digital converter | |
GB1270004A (en) | Analog to digital converter | |
GB1227829A (en) | ||
SU660231A1 (en) | Converter of the ratio of two frequencies into code | |
GB1272860A (en) | Improvements relating to pulse counters | |
SU1280624A1 (en) | Device for multiplying the floating point numbers | |
US3151238A (en) | Devices for dividing binary number signals | |
GB1098369A (en) | Analog to digital converter | |
US3733475A (en) | Digital pulse sequence divider | |
SU864278A1 (en) | Binary-to-binary-coded decimal code converter | |
SU962971A1 (en) | Function generator | |
SU542338A1 (en) | Periodic pulse frequency multiplier | |
SU372679A1 (en) | LIBRARY I | |
SU984021A1 (en) | Divider | |
SU839047A1 (en) | Frequency-to-code converter | |
SU1683011A1 (en) | Device for modulo three adding and subtracting numbers | |
SU659982A1 (en) | Digital phase meter | |
SU758171A1 (en) | Digital computer of sine and cosine functions | |
SU464969A1 (en) | Analog-to-digital converter | |
SU815726A1 (en) | Digital integrator | |
SU367421A1 (en) | DIGITAL DEVICE FOR ACCELERATED DIVISION | |
SU493916A1 (en) | Functional frequency converter to code | |
SU935969A1 (en) | Digital polygonal approximator |