SU660051A1 - Shift register checking arrangement - Google Patents

Description

мента И 4, выход котЬриго подключен к единичному входу триггера 3, а второй вход - к выходу сумматора 5 по модулю два с инверсией, первый вход которого св зан с выходом, а второй-со входом провер емого регистра 6 сдвига и со вторым выходом генератора 1 тестовых сигналов, синхроипзиру1оии1Й вход которого св зан с тактовым входом 7 устройства и со сдвигающим входом нровер емого регистра 6 сдвига, выход 8 устройства.And 4, the output is connected to the single input of trigger 3, and the second input to the output of the adder 5 modulo two with inversion, the first input of which is connected to the output, and the second to the input of the checked shift register 6 and the second output of the generator 1 test signals, the synchronization input of which is connected with the device clock input 7 and the shifting input of the scanned shift register 6, the output 8 of the device.

Цикл работы предлагаемого устройства разбиваетс  на четыре одинаковых времеиных интервала. На каждом интервале геиератор 1 тестовых сигналов вырабатывает иа своих выходах 9 и 10 сигналы в соответствии с табл.The cycle of operation of the proposed device is divided into four equal time intervals. At each interval, the geierator 1 test signals generates 9 and 10 signals at their outputs in accordance with the table.

Вход 9Sign 9

Вход 10Entry 10

Временной интервалTime interval

Длительность Гс каждого интервала должна удовлетвор ть равенству Гс 7п--. где Та - период повторени  сдвигаюш,ихThe duration of the Гс of each interval must satisfy the equality Гс 7п--. where Ta is the repetition period of the shift, their

импульсов; /( - длина регистра.pulses; / (- the length of the register.

На первом временном интервале производитс  установка триггера 3 в нулевое положение инвертированным сигналом О на входе 9 и обнуление регистра 6 путем последовательной записи в его разр ды сигнала О на выходе 10.In the first time interval, the flip-flop 3 is set to the zero position with the inverted signal O at input 9 and the register 6 is reset by sequentially writing to its bit the signal O at output 10.

На втором времеином интервале производитс  иоследовательиа  запись в разр ды регистра сигнала «1 на выходе 10.On the second time interval, the sequence is written to the bits of the signal register 1 at output 10.

В течение первых двух времеппых иитервалов элемент 4 И закрыт сигналом «О па выходе 9.During the first two time intervals, element 4 And is closed by the signal “On the output pa 9.

В течение двух иос;1едуюш,их временных интервалов элемент 4Н открыт, так как иа выходе 9 «1.For two weeks, one of their time intervals, element 4H is open, since the output 9 "1.

На третьем времениом интервале производитс  контроль правильности заииси «единиц в разр ды регистра с одновремениой записью в регистр «пулей, а на четвертом интервале - контроль иравильности записи в регистр «нулевой.On the third time interval, the correctness of the record of units in the register bits with simultaneous writing to the register by the bullet is monitored, and on the fourth interval, the control of the correctness of the record in the register of zero is performed.

Нри отсутствии неисправностей сигналы иа входе и выходе провер емого регистра сдвига должны быть взаимно инверсными. При этом сигнал на выходе сумматора 5 равен пулю, и триггер остаетс  в пулевом положсиии, соответствуюн1ем отсутствию неисиравиостей.In the absence of faults, the signals at the input and output of the shift register to be checked must be mutually inverse. In this case, the signal at the output of the adder 5 is equal to the bullet, and the trigger remains in the bullet position, corresponding to the absence of irregularities.

При неисправиости какого-либо разр да регистра взаимна  инверсность сигна.та на его входе и выходе нарушаетс , на выходе сумматора 5 по вл етс  едииичный сигнал, и триггер 3 иереключаетс  в единичное состо ние , соответствующее наличию неисправности в регистре.When any register bit fails, the mutual inverse of the signal at its input and output is violated, the output of the adder 5 is a rare signal, and the trigger 3 is switched to one state corresponding to the presence of a fault in the register.

Так, при отказе какого-либо разр да регистра в «О («1) па выходе регистра 6 в течеиие третьего (четвертого) интервала будет сигнал «О («1), что при сигнале О () на выходе 10 приведет к срабатываиию триггера 3.So, in case of failure of any register bit in “O (“ 1), pa output of register 6 will have a signal “O (“ 1) ”during the third (fourth) interval, which, with signal O (), at output 10 will trigger a trigger 3

Нри отказах разр дов типа «потер  едииицы или «потер  нул  происходит укорочение единичного или пулевого выходного сигнала регистра соответственно на третьем или четвертом времеином интервале на величину Д 7п/, где I - число от ) казавших разр дов. Это укорочение приводит к наруи1ению взаимной инверсности входного и выходного сигналов регистра сдвига на соответствуюи;ем временном иитервале и к срабатыванию триггера 3.In the case of failures of bits like “loss of a unit or“ loss of zero, a single or bullet output signal of the register is shortened, respectively, at the third or fourth time interval by the value of D 7n /, where I is the number of) of the indicating bits. This shortening leads to a violation of the mutual inverse of the input and output signals of the shift register on the corresponding time interval and to the trigger trigger 3.

0 Так, например, при отказе тина «потер  единицы, одного из разр дов регистра, заиолнение регистра «нул ми иа третьем временном интервале происходит быстрее па врем , равное периоду сдвигающих импульсов , и сигнал на выходе регистра становитс  равным нулю иа один такт сдвигающего импульса раньше, т. е. до окончани  третьего временного интервала, что при нуле на выходе 10 приводит к по влению0 Thus, for example, when a failure occurs, the loss of a unit, one of the bits of the register, the register is filled with zeroes in the third time interval faster than the time equal to the period of the shift pulses, and the signal at the register output becomes zero and one clock pulse shift earlier, i.e., until the end of the third time interval, which at zero at output 10 leads to the appearance

единичного сигнала иа выходе сумматора 5 и срабатыванию триггера 3.single signal output of the adder 5 and the trigger trigger 3.

Дл  предотвращеии  ложного срабатывани  триггера 3 начало и конец каждого времениого интервала должиы быть прив заны к сдвигающим (тактовым) импульсам . Эта прив зка осуществл етс  синхроиизацией геиератора 1 тестовых сигналов путем подачи тактовых импульсов на синхронизирующий вход «с генератора 1.To prevent false triggering of trigger 3, the beginning and end of each time interval should be tied to shift (clock) pulses. This assignment is performed by synchronizing the geyerator 1 test signals by applying clock pulses to the clock input "from generator 1."

Генератор 1 тестовых сигналов может быть вынолнеи. например, в виде счетчика с уиравл емым коэффициентом счета, к выходу которого подключена цепочка из двух последоватсльио соединеипых счетных триггеров, причем вход счетчика  вл етс  синхронизирующим входом генератора, выходы триггеров - его 9 и 10 - выходами, а устанавливаемый коэффициент счета должен равн тьс  длине (числу разр дов) провер емого регистра сдвига.Generator 1 test signals can be wavelength. For example, in the form of a counter with an adjustable counting coefficient, to the output of which is connected a chain of two consecutive connected counting triggers, the counter input being the generator synchronizing input, the trigger outputs of its 9 and 10 outputs, and the set count factor must be equal to the length (number of bits) of the checked shift register.

Таким образом, предлагаемое устройство, кроме отказов в регистре сдвига, обнаруживаемых известным устройством, обнаруживают также и другие тииы отказов, обеспечива  более падежный контроль регистра сдвига.Thus, the proposed device, in addition to failures in the shift register detected by a known device, also detects other failure types, providing more reliable control of the shift register.

Фор м у ,ч а изобретени The form of the invention

Устройство дл  контрол  регистра сдвига , содержа1ц,ее генератор тестовых сигlia .ioB, элемент И, элемент НЕ и триггер, иервый выход генератора тестовых сигналов подключен через элемент НЕ к первому входу триггера, второй выход геиератора тестовых сигналов подключен ко входу провер емого регистра сдвига, второй вхоД триггера подключен к выходу элемента И, тактовый вход сдвигающего регистра  вл етс  тактовым входом устройства, отличающеес  тем, что, с целью повышени  надежности контрол  за счет расширени  класса контролируемых неисправностей, в него введен сумматор но модулю два с инверсией , первый вход которого подключен к выходу провер емого регистра сдвига, второй его вход подключен ко входу провер емого регистра сдвига, а выход подключей ко входу элемента И, второй вход которого подключен к первому выходу генератора тестовых сигналов, синхронизирующий вход которого подключен к тактовому входу устройства, а выход триггера  вл етс  выходом устройства. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 354414, кл. G 06F 11/00, 1971. 2.Авторское свидетельство СССР 463973, кл. G 06F 11/00, 1972.A device for controlling the shift register containing 1ts, its test siglia .ioB generator, the AND element, the NOT element and the trigger, the first output of the test signal generator is connected via the NOT element to the first trigger input, the second output of the test signal geyerator, The second input of the trigger is connected to the output of the AND element, the clock input of the shift register is a clock input of the device, characterized in that, in order to increase the reliability of control by expanding the class of monitored faults tey, it is entered into a modulator but with two modules with inversion, the first input of which is connected to the output of the checked shift register, its second input is connected to the input of the checked shift register, and the output is connected to the input of the And element, the second input of which is connected to the first output of the generator test signals, the clock input of which is connected to the device clock input, and the trigger output is the device output. Sources of information taken into account in the examination 1. USSR author's certificate number 354414, cl. G 06F 11/00, 1971. 2. The USSR author's certificate 463973, cl. G 06F 11/00, 1972.