SU650526A3

SU650526A3 - Устройство дл уплотнени каналов св зи

Info

Publication number: SU650526A3
Application number: SU731897224A
Authority: SU
Inventors: Б.Купер Стюарт; Грэндмэйсон Джон
Original assignee: Хониуэлл Информейшн Системз Инк (Фирма)
Priority date: 1972-03-13
Filing date: 1973-03-12
Publication date: 1979-02-28
Also published as: DE2312415A1; NL7303485A; CA985431A; JPS5740529B2; AU466340B2; AU5275073A; IT981319B; GB1415021A; JPS493513A; US3766531A

Description

Устройство относитс к технике св зи и может использоватьс в системах с уплотнением каналов св зи. Известно устройство дл уплотнени каналов св зи, содержащее последовательно соединенные блок обработки данных, адресный регистр, первый селектор адреса и основной запоминающий блок 1. Однако данное устройство не обеспечивает высокой эффективности выборки каналов св зи дл передачи и приема. Цель изобретени - обеспечение повышени эффективности выборки каналов св зи дл передачи и пр-иема. Дл этого в устройство дл уплотнени каналов св зи, содержащее последовательно соединенные блок обработки данных, адресный регистр, первый селектор адреса и основной запоминающий блок, введены дополнительный адресный регистр, линейный регистр управлени адресом, накопитель данных, блок выбора считывание - запись информации, регистр управлени , детектор полных символов, детектор состо ни передачи, второй селектор адреса, запоминающий блок ввода - вывода, селектор приема, селектор передачи, блок декодировани , декодирующий блок передачи, селектор каналов, регистр приема, регистр передачи и регистр готовности. При этом дополнительные выходы блока обработки данных подключены соответственно через дополнительный адресный регистр и через линейный регистр управлени адресом к дополнительным входам первого селектора адреса , одни выходы которого подсоединены ко входам запоминающего блока ввода - вывода через второй селектор адреса, а другие выходы - к входам селектора приема, селектора каналов и декодирующего блока передачи. Основной запоминающий блок соединен через блок выбора считывание - запись информации с накопителем данных, который св зан с блоком обработки данных , с одним из входов селектора передачи и с регистром Зправлени , выходы которого подключены соответственно к другому входу селектора передачи и к входу детектора состо ни передачи, к входу блока декодировани , выходом подсоединенного к управл ющему входу основного запоминающего блока, и к входу детектора полных символов , выход которого подключен к одному из управл ющих входов блока выбора считывание - запись информации. Запоминающий блок ввода - вывода соединен с регистром приема, выход которого через селектор приема подключен к другому управл ющему входу блока выбора считывание - запись информации, с регистром передачи , к другим входам которого подключены соответственно выход регистра управ:Ленн -через декодирующий блок передачи и выход,селектора передачи, и с регистром готовности, выход которого через селектор каналов подсоединен к соответствующим входам регистра управлени .

На фиг. 1 и 2 представлена структурна электрическа схема предложенного устройства .

Устройство дл уплотнени каналов св зи содержит блок 1 обработки данных, адресный регистр 2, первый 3 и второй 4 селекторы адреса, основной запоминающий блок 5, дополнительный адресный регистр 6, линейный регистр 7 управлени адресом, накопитель 8 данных, блок 9 выбора считывание - запись информации, регистр 10 управлени , детектор 11 полных символов, детектор 12 состо ни передачи, запоминающий блок 13 ввода-вывода, селектор 14 приема, селектор ,75 передачи, блок 16 декодировани , декодирующий блок 17 передачи , селектор 18 каналов, регистр 19 приема , регистр 20 передачи и регистр 21 готовности .

Работает предложенное устройство сле дующим образом.

Адрес передаетс из блока / обработки данных в основной запоминающий блок 5, содержащий слово управлени , передаваемое в регистр 10, который провер етс с помощью детектора 11 с целью определени того, полный ли признак считан из запоминающего блока 5 и передан в блок / обработки . Одновременно регистр 10 провер етс через детектор 12 дл того, чтобы определить, должен ли передаватьс признак из блока / обработки в запоминающий блок 5. Если оба детектора 11 и 12 не показывают необходимость передачи признака, то слово управлени , содержащеес в регистре 10, вновь записываетс в запоминающий блок 5, после чего адресный регистр 2 получает добавление и цикл заканчиваетс .

Если детектор 11 показывает, что признак должен быть передан из запоминающего блока 5 в блок 1 обработки, то посылаетс запрос на ввод данных, поступающий в блок обработки.

Когда детектор 12 указывает на необходимость передачи признака из блока / обработки в запоминающий блок5, то практически одновременно подаетс запрос на вывод данных, который также поступает на блок обработки.

В случае, если индикаци необходимости передачи признака осуществл етс одновременно обоими детекторами // и 12, то вначале действует запрос на ввод данных .

Однако операции осуществл ютс только после того, как блок обработки готов к приему запроса. Это условие может не выполн тьс в течение нескольких циклов или даже нескольких интервалов суб-бита.

Адрес в регистре 2 остаетс неизменным, пока блок 1 обработки не получит запроса.

Даже если в блок обработки не поступает запрос на ввод информации, признак информации передаетс из запоминающего блока 5 в накопитель 8 через блок 9 выбора . Таким образом, адрес в адресном регистре 2 не измен етс , попытки передать информацию из других адресов не принос т Зспеха, так как процессом управл ет блок обработки, который должен быть готов к приему запросов. Когда блок обработки

принимает запрос на ввод информации, создаетс возможность перевода адреса из накопител 8, куда он был предварительно записан, в блок / обработки.

В течение следующего цикла признак

передаетс вз накопител 8 в блок обработки , если блок обработки не получил признака во врем последнего цикла и когда он готов к приему признака. Если признак уже поступил из накопител 8 в блок обработки , то в течение указанного следующего цикла признак передаетс из блока обработки в накопитель при условии, что имел место запрос на вывод данных и этот запрос поступил в блок обработки. В случае если запрос в блок обработки не поступил , то попытка выполнить этот запрос будет сделана в течение следующего цикла работы. Если запрос на вывод данных попал в блок обработки, то признак подаетс из

блока обработки в накопитель и основной запоминающий блок 5 через блок 9 выбора. После того как признаки передачи и приема отработаны дл линии, адрес которой содержитс в адресном регистре 2, адрес«ни регистр получает приращение и переводитс , таким образом, к новому адресу.

В течение работы по второму принципу с блока обработки поступает адрес на адресный регистр 6, который, в свою очередь,

адресуетс к основному запоминающему блоку 5 таким образом, что слово управлени дл линии, обращение к которой должно осуществл тьс , поступает в регистр 10 через блок 9 выбора. Одновременно с передачей слова из блока обработки в регистр 10, адресный регистр 6 адресует пам ть из запоминающего блока 13.

Таким образом, одновременно с передачей слова управлени в регистр 10 адресный регистр 6 осуществл ет адресование к запоминающему блоку 13, так что из него в регистры 19, 20 и 21 поступает 8 битов приема, 8 битов передачи и 8 битов считывани .

В течение того же цикла 7 бит адресного регистра 5 организуетс таким образом, что осуществл етс обращение к слову данных в запоминающем блоке 5. Далее из регистра 21 передаютс 8 битов считывани в

Claims

селеКТОО J8. бит гцитыи ии кптппмй должен выходить ,из селектора 18, подаетс в регистр 10, работа которого разрешаетс адресными битами. Если поступает бит считывани дл линии, к которой осуществл етс обращение, то бит считывани пропускаетс через селектор .18, в регистр 10 записываетс дополнительный сигнал. Если дл линии св зи, обращение к которой осуществлено , не поступает импульса считывани , то прибавление в регистре 10 не производитс . Тот факт, что в регистре 10 дополнительно произведена запись, свидетельствует о том, что истек интервал суб-бита, т. е. одна седьма часть интервала бита конкретной линии св зи, к которой осуществл лось обращение. Принимаемый бит передаетс из запоминающего блока 13 в запоминающий блок 5. Регистр 10 провер етс на полный признак с помощью детектора 11, н выбранный бит записываетс в запоминающий блок 5. раз, когда поступает бит, он передаетс из запоминающего блока 13 в запоминающий блок 5 независимо от числа, записанного в регистре 10. Таким образом, даже если прин тый бит не выбран в средней точке и может быть ошибочным, он переводитс из запоминающего блока 13 в запоминающий блок 5 при каждом прибавлении в регистре 10. Каждый из сигналов выбора независимо от того, относитс ли выбор к средней точке бита, может быть записан в запоминающий блок 5, так как выбор бита, соответствующий средней точке бита, вл етс последним отрезком бита, записанным по указанному адресу. Поступающий бит, следовательно , считываетс в запоминающий блок 5 ,из запоминающего блока 13. Предложенное устройство обеспечивает повыщение эффективности выборки каналов св зи дл передачи и приема. Формула изобретени Устройство дл уплотнени каналов св зи , содержащее последовательно соединенные блок обработки данных, адресный регистр , первый селектор адреса и основной запоминающий блок, отличающеес тем, что, с целью обеспечени повышени эффективности выборки каналов св зи дл передачи и приема, введены дополнительный адресный регистр, линейный регистр управлени адресом, накопитель данных, блок выбора считывание-запись информации , регистр управлени , детектор полных символов, детектор состо ни передачи, второй селектор адреса, запоминающий блок ввода-вывода, селектор приема, селектор передачи, блок декодировани , декодирующий блок передачи, селектор каналов, регистр приема, регистр передачи и регистр готовности, при этом дополнительные выходы блока обработки данных подключены соответственно через дополнительный адресный регистр и через линейный регистр управлени адресом к дополнительным входам первого селектора адреса, одни выходы которого подключены к входам запоминающего блока ввода-вывода через второй селектор адреса, а другие выходы - к входам селектора приема, селектора каналов и декодирующего блока передачи, основной запоминающий блок соединен через блок выбора считывание-запись информации с накопителем данных, который соединен с блоком обработки данных, с одннм пз входов селектора передачи и с регистром управлени , выходы которого подключены соответственно к другому входу селектора передачи и к входу детектора состо ни передачи , к входу блока декодировани , выход которого подключен к управл ющему входу основного запоминающего блока, и. к входу детектора полных символов, выход которого подключен к одному из управл ющих входов блока выбора считывание-запись информации, а запоминаюпщй блок ввода-вывода соединен с регистром приема , выход которого через селектор приема подключен к другому управл юндему входу блока выбора считывание-запись информации , с регистром передачи, к другим входам которого подключены соответственно выход регистра управлени через декодирующий блок передачи и выход селектора передачи, и с регистром готовности, выход которого через селектор каналов подключен к соответствующим входам регистра управлени . Источник информации, прин тый во внимание при экспертизе: 1. Патент СССР № 485611, кл. Н 04 М 3/22, опублик. 1969.