совдннанные блок анализа зан тости чеек буферной пам ти данных, блок формировани сигналов запроса и регистр управл ющих признаке блок приоритета конца ivfaccHsa и триггер управлени , выход которого подкгаочен к блоку управлени пам тью, авход к .выходу блока формировани сигналов запр са, входы которого соединены с входным регистром ; адреса, шифратороМе блоком npsK орйтета конца массива и блоком анализа зан тости чеек буферной пам ти данных, входы которого подключены к выходам каналов ввода-вывода, соединенных с входами блока приоритета конца массива, выход которого св зан с первым блоком коммута- На фиг. 1 приведена блок-схемацифрово вычислительной системы| на фиг. 2 - струк турна схема устройства дл сопр нчени к а на л ов вв ода-выв ода, Цифрова вычислительна система содер жит центральный вычислитель 1 (процессор ), каналы ввода-вывода 2,3, и 4, уст ройство 5 дл сопр жени каналов вводавывода , блок управлени пам тью,6, буферную пам ть 7 nponeccopa, блок 8 сопр жени с основной пам тью {адаптер пам ти) и основную пам ть 9, разделенную на четы ре логических блока пам ти 10-13, Устройство 5 дл сопр жени каналов ввода-вывода содержит блок 14 буферной пам ти данных, блок 15 буферной пам ти адресов, блок 16 приоритета запросов ка--налов , элемент ИЛИ 17, шифратор 18, регистр 19 считываемой в канал информации , входной регистр адреса 20, входной регистр данных 21;, блок 22 анализа зан тости чеек буферной .пам ти данных Бторой блок коммутации 23, выходной регистр ад реса 24, выходной регистр данных 25, бло 26 формировани сигналов запроса, триггер управлени 27, регистр 28 управл ющих признаков, первый блок коммутации 29, бло 30 приоритета конца массива, блок 31 фор мировани сигналов приема информации. Назначение и принципы работы процессора , каналов ввода-вывода и оснсжной пам т достаточно хорошо известны и не требуют д полнительных по снений. В цифровую вычислительную систему включена буферна пам ть 7 процессора объемом 8.192 байта. Цикл работы буферной пам ти равен машинному циклу. Обмен информацией между основной и буферной пам тью ведетс блоками , содержащими четыре информационных слсжа, т.е. при любом -обращении от процессора на чтение информации, если этой инфор мации нет в буферной пам ти процессора, из основной пам ти считываетс четыре информационных слова. Все эти четыре слова Запоминаютс в буферной пам ти процессора, а одно из них (заь зэшенное) отсылаетс в процессор. Основна пам ть рабо1ает с четырехкратным чередованием (расслоением). Каналы ввода-вывода работают только с основной пам тью, С буферной пам тью 7 работает только процессор. Дл уменьшени количества конфликтных ситуаций меж.цу каналами ввода вывода к npoueccopofvf по основной пам ти в циф ровую вычислительнз э систему введено устройство дл сопр жени каналов ввода-вы вода (буфер каналов) 5. При записи массива информации о-т канала ввода-вывода в основную пам ть 9 буфер каналов 5 производит накопление трех информационных слов от этого канала, и как только от канала поступает четвертое информационное caoBDs буфер .- каналов выставл ет в блок управлени пам тью 6 запрос на запись всех четырех слов. Блок управлени пам . тыо 6 анализирует состо ние блоков пам .ти 10-13 и, если соответствующие блоки пам ти свободны, последовательно с интервалом равным машинному циклу запускает эти бпсоки. При этом информационные слова считываютс из буфера каналов 5 и пересылаютс в основную пам ть 9. Устройство.работает следующим образом-. При чтении массива информации из основной пам ти в каналы ввода-вывода по каждому запросу канала производитс поиск запрошенной информации в буфере каналов. Если запрошенна информаци находитс в буфере каналов, то она считываетс из.него и передаетс в канал. Если запрошенной информации в буфере каналов нет, то формируетс запрос к блоку управлени пам тью 6, и, если соответствующие блоки пам ти свободны, через врем , равное времени выработки пам ти, производитс чтение четырех информационных слов. Эти слова с интервалом равным машинному циклу передаютс из основной пам ти 9 через адаптеры пам ти 8 в буфер каналов 5. Запрошенное каналом слово непосредственно передаетс в канал, а остальные три слова запоминаютс в. буфере каналов. Информа-. ци по следующему запросу от э-того же канала будет считыватьс уже из буфера каналов , если эта информаци принадлежит тому же массиву. Таким образом, количество об- рашений в основную пам ть от каналов ввода-вывода , а следовательно, и количество конфликтных ситуаций между процессором и каналами по основной пам ти уменьшаетс в четыре раза. Подобный принцип реализации буфера каналов вoзмoжeн тoлькo дл тех каналов, которые при передаче данных рабс1тают в моно польном режиме (селекторные и типлекснын каналы). Однако мультиплексной канал, который в режиме передачи дапЕилх может рабо-тать и не по последовагельЕ1Ы } адресам, имеет аначительног. ме 1ыние ско рости передачи данных, и количество этих каналов в вычислительной системе обычно. не превышает двух. Следовательно, отсутст вив буферизации дл мультиплексного кана ла существенно не скажетс на быстродей--стБИИ вычислительной системы. Адаптеры пам ти 8 предназначены дпл Исправлени работой логических блоков пам ти 10-13, обнаружени и коррекции, ошибок основной пам ти. Считанна из DCновной пам ти информаци через адаптеры пам ти 8 передаетс в блок управлени пам тью 6 и буфер каналов 5. Информапиа на запись от буфера каналов в ocHOBiryio пам ть передаетс через блок управпеци пам тью. Блок 14 буферной пам ти данных, (ск, фиг. 2) предназначен дл временного хране ни данных, полуненнь х от каналов вводавывода , до передачи их в блок управлегш пам тью 6, или данных, считанных из адаптеров пам ти 8 и еще не переданных в канал . Весь блок буферной пам ти данных раз бит на буферные группы каналов. Блок содержит столько буферных групп, сколько кана™ пов ввода-вывода может быть максимально подключено к цифровой вычислительной систе- ме. Адрес буферной группы в блоке буферной пам ти данных определ етс код ом номера соответствующего канала. Кажда буферна груп па содержит четыре чейки дл хранени соответствующего информационного слова от канала. Адрес каждой чейки буферной групп определ етс двум разр дами адреса основной пам ти, полученными от канала по щин- ным лини м 32. Эти два разр да определ ют также адрес .слова в блоке из четыре слов, которые будут получены ОТ канала и помещены в блок буферной пам ти данных. Таким образом, если от седьмого канала поступил запрос на запись третьего слова из какого-либо блока массива информации, ТО это слово будет помещено по адресу III Л (в двоичном коде) блока буферной пам ти данных. БЛОК 15 буферЕЮй пам ти адресов предназначен дл временного хранени адресов, получе ных от канапов ввода-вывода, до передачи их в блок упрпвпени пам тью 6. Структура бпока буферной пам ти адресов позвол ет обеспечить временное хранение одно адресного слова дл каждого канала. Таким образом, объем этого блока будет определ тьс максимальны числам подключаемых каналов ввода-вывуда. Указанные блоки должны работать с цик-; пом равнык (или меньшим) мащинному циклу и soryT быть реализованы на бьютродейстеующих микросхемах пам ти. При обращении в основную (блоки 10-13) на запись или чтение информп .ции каналы ввода-вывода 2 и 3 выставл ют запросы по щинным лини м 33 и 34 в буфер каналов 5. Поскольку каналы работают асинхронно относительно друг-друга и по отнощению к процессору , запросы от них -принимаютс на блок 16 приоритета запросов каналов. Блок 16 определ ет старщий из одновременно прищедших запросов, и через элемент ИЛИ 17 посылаетс в выбранный канал сигнал Ючиты вание данных по щинной линии 35 или 36. По этому сигналу соответствующий канал выставл ет адрес и данные на щинные линии 32, 37, 38 и 39, и сбрасывает запр:ю по линии 33 или 34. Параллельно с вызовом адреса и данных от кано ла на щифраторе 18 формируетс код номера канала, запрос которого выбран блоком приоритета 16, Адрес и данные от соответствующего канала приник1аютс на входные регистры 20 и 21 и сохран ютс вместе с кодом на шифраторе 18 до получени результатов аЕшлиза прин тых от канала данных и адреса в блс«е 26 формировани сигнала запроса . Предположим, что канал ввода-вывода производит запись информации в пам ть (единичный сигнал на линии 38), причем запись ведетс в пр мом направлении (т.е. в пор дке возрастани адресов). Направление записи определ етс кодом команды канала и передаетс в буфер каналов по шин ой линии 39. Блок 26 формировани сигналов запроса расщифровывает код в разр дах адреса, определ ющих адрес слова в блоке обмена с пам тькр на линии 4О. Если этот код отличен от ч// , то прин тое информационное слово записываетс в соот- ветству.ющую буферную группу по адресу, определ емому вторым блоком коммутации 23 и поступающему по линии 41 на первый адресный вход блока буферной пам ти данных . Этот адрес формируетс блоком 23 на кода на выходе шифратора 18 и кода адреса на линии 40. Адрес блока 15 буферной пам ти адресов передаетс также по линии 41, но дл адресации используетс лишь та часть адреса, котора формируетс шифратором 18. Одновременно с записью в блоки 14 и 15 устанавливаетс триггер зан тости соответству.юи1ей : чейки буферной группы и в канал выставл етс сигнал приема информации по . линии 42 или 43. Этот сигнал фop fupyoтcл в блоке 31. Сигнал приема информации всспринимаетс каналом как конец обмена по данному запросу. Если код на линии 40 равен 11 ., это означает, что канал прислал последнее из четырех слов данного блока информации (т.е. в буфере каналов произошло накопление четырех информационных слов| трив буферной группе, четвертое - на входном регистре 21). В этом случае прин тые адрюс и данные переписьюаютс с вход ных регистре 20 и 21 на соответствующие выходные регистры 24 и 25 по лини м 44 и 45. При этом блсж 26 форми ровани сигнале® запроса по линии 46 устанавливает триггер управлени 27, а код номера канала и двухразр дный код адреса слова переписываютс в регистр 28 упраВ л ющих признаке по линии 47. Блсж уп равлени пам тью в в ответ на запрос выставп ет сигнал Прин то по линии 48, если блок пам ти, к которому обращаетс буфер каналов, свободен. По сигналу Прин то первый блок коммутации 29 производит считывание трех слов, накопленнь х в блоке 14 буферной пам ти данвыХд и передачу этих слов в блок управлени пам тью в с интервалом равным ма« шинному циклу, Адрес этих еле® в блгасе 41 определ етс регистром 28 управл ющих признаков, который через первьй блок ком мутации 29 формирует сигналы по второму адресному входу блока буфернойпам ти данных. Пор док считывани данных из бло ка 14 определ етс первым блоком комму« тации 29. Если канал ввода вывода производит запись информации в обратном направленки т.е. в пор дке убывани адресов (единичны сигнал на шинной линий 39) и код адреса на линии 40 отличай от 00, то прин тое информационное Ciioeo записываетс в соот ветегеуюшую буферную группу по адресуа определ емому вторым блоком коммутаций 23 и поступающему по линии 41 нб первы
адресный вход блока 14. Если код адреса на лннии 4О равен ООуто блок 22 зап тос1И чеек буферной пам ти дан ных формирует сигнал по линш 49, который через блок 26 формирует запрос в блок уп. равлени пам тью 6. Одновременно с формированием запроса производитс передача адреса и данных с входных регистров 20 и 21 на соотъет-ств тощие выходные : ре гистры 24 н 25 буфера каналев, В ааль нейшем работа буфера каналсв аналогична описанному выше.
В прсжессе записи массива информации от каналов ввода-вывода в осне®ную па м ть адрас последнего слсжа из этого мао