SU517890A1 - Binary decimal to binary converter - Google Patents

Description

1one

Изобретение относитс  к вычислительной технике, где оно может быть использовано дл  соответствующего кодопреобразовани , а также в арифметических устройствах, обеспечивающих обработку как двоичных, так и двоично-дес тичных операндов.The invention relates to computing, where it can be used for appropriate code conversion, as well as in arithmetic devices that handle both binary and binary-decimal operands.

Известны преобразователи двоично-дес тичного кода в двоичный 1, 2. Один из них 1 содержит динамический регистр, регистр тетрады, сумматор, вентили и элемент «ИЛИ, причем выход динамического регистра соединен через вентиль и элемент «ИЛИ со входом сумматора и через вентиль - со входом третьего разр да регистра тетрады, выходы первого и третьего разр дов которого соединены через вентили со входами сумматора, SL выход последнего соединен со входом динамического регистра. Это известное устройство характеризуетс  сложностью и значительным временем преобразовани . Прототипом изобретени   вл етс  устройство 2, содержащее элемент переноса, регистр результата и в каждой тетрада преобразуемого числа дещифратор и сумматор-сдвигатель, к первым входам которых подключен генератор тактовых сигналов. Это устройство обеспечивает преобразование п-разр дного двоично-дес тичного кода в двоичный в процессе выполнени  4п тактов сдвигов - суммировани . Однако оноThere are known converters of a binary-decimal code into binary 1, 2. One of them 1 contains a dynamic register, a tetrad register, an adder, valves and the OR element, and the output of the dynamic register is connected through a valve and the OR element to the adder and with the input of the third bit of the tetrad register, the outputs of the first and third bits of which are connected through gates to the inputs of the adder, SL the output of the last is connected to the input of the dynamic register. This known device is characterized by complexity and considerable conversion time. The prototype of the invention is a device 2 containing a transfer element, a result register and in each tetrad of the number of converters converters and shifter-shifter, to the first inputs of which a clock generator is connected. This device provides the conversion of an n-bit binary-decimal code into a binary one in the process of performing 4-p shifts — summation. However it

требует значительного времени, затрачиваемого на преобразование.requires considerable time to transform.

Целью изобретени   вл етс  сокращение времени преобразовани . В описываемом преобразователе это достигаетс  тем, что в нем первый выход сумматора-сдвнгател  каждой тетрады подключен к первому входу дешифратора данной тетрады, второй выход сумматора-сдвигател  каждой тетрады подключенThe aim of the invention is to reduce the conversion time. In the described converter, this is achieved by the fact that in it the first output of the adder-dispatcher of each tetrad is connected to the first input of the decoder of this tetrad, the second output of the adder-shifter of each tetrad is connected

ко второму входу соответствующего дешифратора л к третьему входу дешифратора соседней младшей тетрады, первый, второй, третий, четвертый и н тый выходы дешифратора каждой тетрады, кроме тетрады единиц, подключены к первому, второму, третьему, четвертому и п тому входам сумматора - сдвигател  младшей тетрады, первый выход дешифратора тетрады единиц подключен ко входу элемента переноса, выход которого соединен с четвертым входом соответствующего дешифратора, второй и третий выходы дешифратора тетрады единиц подключены к первому и второму входу регистра результата, выход которого соединен с выходом устройства.to the second input of the corresponding decoder l to the third input of the decoder of the next junior tetrad, the first, second, third, fourth and nth outputs of the decoder of each tetrad, except the tetrad of units, are connected to the first, second, third, fourth and fifth inputs of the adder - the minor shift the tetrad, the first output of the decoder of the tetrad of units is connected to the input of the transfer element, the output of which is connected to the fourth input of the corresponding decoder, the second and third outputs of the decoder of the tetrad of units are connected to the first and second th input of the result register, the output of which is connected to the output of the device.

На чертеже приведена схема описываемого преобразовател  дл  3-разр дных (п-3) дес тичных чисел. На чертеже: 1, 2 и 3 - сумматоры-сдвигатели , обеспечивающие фиксацию дес тичных цифр исходного числа; каждый из них имеет первый вход (вход S), приход сигнала на который обеспечивает сдвиг сОл ержимого сумматора-сдвигател  на два в сторону младших разр дов, первый ( + 2), второй (5),третий ( + 7), четвертый (10) и п тый (12); приход сигнала на них обеспечивает увеличение содержимого сумматорасдвигател  соответственно на два, п ть, семь, дес ть, двенадцать; первый/ («5) и второй («2) выходы, которые соответствуют выходам второго и первого младшего разр дов сумматора-сдвигател ; 4 и 5 - дешифраторы тетрады преобразовател , кроме тетрады единиц , имеющие первый, второй и третий входы и первый (+2), второй (+5), третий (+7), четвертый ( + 10) и п тый () выходы; 6- дешифратор тетрады единиц, имеющий первый («5), второй («2), третий («5) ,и четвертый («2) входы и а, б и 0 - выходы; 7- элемент переноса,  вл ющийс   чейкой кратковременного хранени  переноса; 8-регистр результата, имеющий первый и второй входы дл  установки значени  в первом и втором старших двоичных разр дах и третий вход, приход сигнала на который обеснечивает сдвиг содержимого регистра результата вправо на два разр да; 9 - шина генератора тактовых сигналов, подключенна  к первым входам сумматоров-сдвигателей всех тетрад и к третьему входу регистра результата. Первый выход каждого сумматора-сдвигател  соединен с первым входом дешифратора этой же тетрады, второй выход каждого сумматора-сдвигател  соединен со вторым выходом соответствующего дешифратора и с третьим входом дешифратора соседней младшей тетрады, первый (+2), второй (+5) третий (+7), четвертый ( + 10) и п тый ( + 12) выходы дешифратора каждой тетрады, кроме тетрады единиц, соединены с соответствующими входами сумматора-сдвигател  этой же тетрады. Выход в дешифратора единиц нодкоючен через элемент переноса к четвертому входу этого же дещифратора, выходы а и б которого соединены соответственно с первым и вторым входами регистра результата. Особенностью дешифраторов всех тетрад, кроме тетрады единиц,  вл етс  то, что их можно рассматривать как специализированные суммирующие схемы, причем, если прин ть дл  его первого, второго и третьего входов веса соответственно «2, «5, «5, то дл  его первого, второго, третьего, четвертого и п того выхода будут справедливы веса соответственно «2, «5, «7, «10, «12. Особенностью дешифратора тетрады единиц («+)  вл етс  то, что он представл ет собой специализированный сумматор, у которого входные сигналы имеют веса: первый вход «2, второй вход «1, третий вход «2, четвертый «1, а выходы имеют веса: первый «1, второй «2, третий «4. В исходном состо нии в  чейке 7 устанавливаетс  нулевое значение, а в сумматоры-сдвигатели отдельных тетрад занос тс  значени  соответствующих цифр дес тичного числа так, чтобы в сумматоре-сдвигателе 1 находилс  разр д единиц, в сумматоре-сдвигателе 2 - разр д дес тков, в сумматоре-сдвигателе 3- старший разр д сотен. У каждого дешифратора 4-6 возбуждаетс  выход, вес которого соответствует сумме весов его возбужденных входов. На выходе дешифратора единиц 6 возбуждаютс  выходы, суммарный вес которых соответствует сумме весов его возбужденных входов. Преобразование выполн етс  потактно, каждый такт начинаетс  е приходом сигнала на шине 9. При по влении этого сигнала обеспечиваетс  сдвиг содержимого всех сумматоров-сдвигателей и сдвигающего регистра на два разр да вправо (в сторону младших разр дов). В сумматорах-сдвигател х к коду, иолученному после сдвига, прибавл етс  величина , соответствующа  весу возбужденного выхода, подключенного к данному сумматорусдвигателю дешифратора. В сдвигающем регистре результата в освободившихс  носле сдвига двух старщих разр дах устанавливаютс  значени , соответствующие сигналам на втором б и первом а выходах дешифратора 6, а в  чейке 7 устанавливаетс  «единица, если возбужден третий выход в. На этом заканчиваетс  выполнение первого такта. Выполнение последующих тактов происходит аналогично. Отличием последующих тактов от первого  вл етс  то, что в  чейке 7 и в сдвигающем )егистре результата могут находитьс  модульные значени . В таблице приведена последовательность значений в разр дах отдельных сумматоровсдвигателей , в  чейке 7 и в двух старших разр дах т, т-1 регистра результата при преобразовании числа 97320 011110011012. ТаблицаThe drawing shows the scheme of the described converter for 3-bit (p-3) decimal numbers. In the drawing: 1, 2 and 3 - adders-shifters that ensure fixation of decimal digits of the initial number; each of them has the first input (input S), the arrival of the signal to which ensures the shift of the salt of the salt of the adder-shift by two in the direction of the lower bits, the first (+ 2), the second (5), the third (+ 7), the fourth (10 ) and fifth (12); the arrival of the signal at them provides an increase in the content of the adder-shift controller by two, five, seven, ten, twelve, respectively; the first / (“5) and second (“ 2) outputs, which correspond to the outputs of the second and first low-order bits of the shifter; 4 and 5 - the decoder of the tetrad of the converter, except for the tetrad of units, having the first, second and third inputs and the first (+2), second (+5), third (+7), fourth (+ 10) and fifth () outputs; 6 is a decoder of the tetrad of units, having the first (“5), the second (“ 2), the third (“5), and the fourth (“ 2) inputs and a, b, and 0 — outputs; 7- a transfer element, being a short-term transfer storage cell; An 8-register of the result, having first and second inputs for setting the value in the first and second higher binary bits and the third input, the arrival of a signal on which clears the contents of the result register to the right by two bits; 9 - clock signal bus, connected to the first inputs of adders-shifters of all tetrads and to the third input of the result register. The first output of each adder-shifter is connected to the first input of the decoder of the same tetrad, the second output of each adder-shifter is connected to the second output of the corresponding decoder and to the third input of the decoder of the next lower tetrad, first (+2), second (+5) third (+ 7), the fourth (+ 10) and fifth (+ 12) outputs of the decoder of each tetrad, except the tetrad of units, are connected to the corresponding inputs of the shift adder of the same tetrad. The output to the decoder of units is decoded through the transfer element to the fourth input of the same decipher, the outputs a and b of which are connected respectively to the first and second inputs of the result register. A special feature of the decoders of all tetrads, except the tetrad of units, is that they can be considered as specialized summing circuits, and if we take for its first, second and third inputs weights, respectively, "2," 5, "5, then for its first , second, third, fourth and fifth output will be valid weights, respectively, "2," 5, "7," 10, "12. The peculiarity of the tetrade unit decoder ("+) is that it is a specialized adder whose input signals have weights: first input" 2, second input "1, third input" 2, fourth "1, and outputs have weights : the first "1, the second" 2, the third "4. In the initial state, the zero value is set in the cell 7, and the values of the corresponding digits of the decimal number are entered into the shifter adders of the individual tetrads so that in the shifter 1 there is a bit of units, in the shifter 2 there is a tens of bits, in the adder-shifter 3 - the highest bit of hundreds. Each decoder 4-6 initiates an output whose weight corresponds to the sum of the weights of its excited inputs. At the output of the decoder units 6, the outputs are excited, the total weight of which corresponds to the sum of the weights of its excited inputs. The conversion is performed on a tactical basis; each clock cycle begins with the arrival of a signal on bus 9. When this signal appears, the contents of all totalizer-shifters and the shift register are shifted by two bits to the right (towards the lower bits). In the shifters, the value corresponding to the weight of the excited output connected to this summator-motor of the decoder is added to the code obtained after the shift. In the shift register of the result, in the two leading bits released at the shift, the values corresponding to the signals on the second and the first and the outputs of the decoder 6 are set, and in cell 7 the unit is set if the third output c is excited. This completes the first cycle. The execution of subsequent cycles is similar. The difference in the subsequent cycles from the first one is that modular values can be found in cell 7 and in the shift register of the result. The table shows the sequence of values in the bits of the individual addersmotors, in cell 7 and in the two most significant bits m, m-1 of the result register when converting the number 97320 011110011012. Table

Формула п 3 о б р е т е и и  Formula p 3 about b ete e and

Преобразователь двоично-дес тичного кода в двоичный, содержащий элемент переноса, регистр результата и в каждой тетраде преобразуемого числа дешифратор и сумматорсдвигатель , к первым входам которых подключен генератор тактовых сигналов, отличающийс  тем, что, с целью сокращени  времени преобразовани , первый выход сумматора-сдвигател  каждой тетрады подключен к первому входу дещифратора данной тетрады , второй выход сумматора-сдвигател  каждой тетрады подключен ко второму входу соответствующего дешифратора п к третьему входу дешифратора соседней младшей тетра ды , первый, второй, третий, четвертый и п тый выходы дешифратора каждой тетрады, кромеThe converter of a binary-decimal code into a binary containing a transfer element, a result register and in each tetrade of the number to be converted is a decoder and combiner, the first inputs of which are connected to a clock generator, characterized in that, in order to shorten the conversion time, the first output of the adder-shifter each tetrad is connected to the first input of the decryptor of this tetrad, the second output of the adder-shifter of each tetrad is connected to the second input of the corresponding decoder n to the third input of deshi the fraction of the next lower tetrad, the first, second, third, fourth, and fifth outputs of the decoder of each tetrad, except

тетрады единиц, подключены к первому, второму , третьему, четвертому и п тому входам сумматора-сдвигател  младшей тетрады, первый выход дешифратора тетрады единиц подключей ко входу элемента переноса, выход которого соединен с четвертым входом соответствующего дешифратора, второй и третий выходы дещифратора тетрады единиц подключены к первому и второму входу регистра результата , выход которого соединен с выходом устройства.tetrad of units connected to the first, second, third, fourth and fifth inputs of the adder-shifter of the lower tetrad; to the first and second input of the result register, the output of which is connected to the output of the device.

Источники информации, прин тые во внимание при экспертизе:Sources of information taken into account in the examination:

1.Авт. св. СССР, № 329525, кл. G 06F 5/00.1.Avt. St. USSR, № 329525, cl. G 06F 5/00.

2.Сухомлинов М. М. и др. Преобразователи кодов чисел. К, 1965.2.Sukhomlinov MM and others. Converters codes of numbers. K, 1965.