SU507946A1 - Временной выравниватель каналов дл передачи дискретных сигналов - Google Patents

Description

:; 4:v; yvno3nH:oiuH-vt бпохом, i г.разр дный ::г;: :; С: OTBGfiSMt ОТ кажвого раз- лГ1; о/1.кпючеи1сымк х второму коммута- ллу, соециненному с вторым управл ющим тгком по  8ТОМ информационные входы Ор : ого регист;рэ сдвига и первого ;:::-Г/татора подхчючезы к Р кформалионно™ 7 5ZO/JV утлоавп емой линии задержки, -БЫ-

J;-; r(Q.npOrO лГ.ОЛ .Тй., .г о ЦК. .17 04651 К чН

СО:;..: иконным входам 1.-разр дного рогистрй :;::-v;-r,Q и коммутатора, выход кото-

лТЗ;: ; л:л7ймой пкнич ЗЙДЭР ККИ, , причем управ- :у:ож:г1 эход управл емой пиник задержки сл:;;п э.9н. к входу; ЕТОИОГО упразп тощего бпо: .- L ;;:;tOП -СОТОООГО СОЭЙИК9Н С ВХОДОМ ПерВО: .П рзглЕЮШОго блока, выход которого под: n ::sa :: у11равпио Т1ему выходу зт ревл емой вам:о к ::, ,( ip,: I-jr, к ,-. целой

Н-о ерте к8 прг ведйна структ рна  эпек- ..;: -.сока  с.хэмэ Бырэвичватед  каналов,

рэменной вырав;;иватепь гсанапов дп  i:;:-;. дкскоеткых сигналов оодержитуп™ jOS/ eMyio ПИИ1ПО еацержки л, икформацион :-.лК оыдод хсторой подключен к анапизато™ ; 2 отсутстви  зьфавнивани ,. узеп 3 фаог .-р-,1, х ,н9пов и индикатор 4; вы:у©ды ;j/:i 3. ).тоедК; зн0/енного дп  фазиоойанид ;;.л-1:а;-лсв. п:од ;пюч8ны к входам первого вве- -rj,-: jrn тгерокпточател  5 каналов, первый 1-ь::-:сд котос го подключен к входу алализа- ;-ч; 2 оюу стви  выравнивани , а второй -.од - S ищ орма1щонно./1у входу управп е«т .сй. гашик Я задеожхи, к управп ющемувхо- -orf подключен запрещающий блок 6, . 1 оппго соединены с выходами ана- г I отсутстви  выравнивали ивве- т 1-1 fi тодизатора 7 наличи  выравнива-- --)д Н10ННОГО о индикатором 4, I анализатора 7 наличи  вы- т р н п подключен к управл ющему вы- п 1 впемой линии 1 задержки, а  ру-

р 1ходу анализатора 2 отсутстви  .травниваь::-Ш5 при атом первый выходпер- тг-О перекпючатед  S каналов допопнитель:ч доакпючен к nepBOh ; / второго BBe- л.снного переключател  8 калапов, к второ™ 5 входу которого подключен информацион. г.ый выход управл емой йинии задержки, / рэЕл ющий выход. КОТОРОЙ подключен к

тпетьпм входам обоих пеоекпючатепей 5 и

о 3 каналов; управл ема  лини  1 задержки

содержит управл ющий блок, комкр/таторы, -разр дны ; регистр l-l сдвига с отво-. .Дймп от каждого («-+ 1) -го разр да, под- 7:ьпючекны1у;и к первому коммутатору , о с:сгдкненн.окГу с первым J.-3 управл ющим блоком, к Л- разр дный регтстр . сдвига о отводами от каждого разр да, подключен

ными к второму коммутатору 1-5, соединенному с вторым управл ющим блоком 1-6. при этом информационные входы /п-разр дного регистра 1-1 сдвига и первого ком5 ь-гутаторп 1-2 подключены к информационному входу у..равп емой линии задержки, выход первого коммутатора 1-2 подключен к информжционным входам л-разр дного

регистра 1-4 сдвига и второго коммутатора 1-5, выход которого подключен к информационному выходу управл емой линии задержки 1,; причем управл ющий вход управл емой линии задержки 1 подключен к входу второго 1-6 управл ющего блока, выход 5 которого соединен с входом первого управл ющего блока 1-3, выход которого.под ключей к управл ющему выходу yпpaвл e юй линии задержки 1, где пче ( ,; К - Целое число.

0 Временной выравниватель каналов дл  передачи дискретных сигналов работаетследующим образом.

Дискретные последовательности, имеющие временной сдвиг, поступают на вход узла 3,

J который производит их синфазирование по тактовой частоте. Шрвый 5 и «торой 8 переключатели каналов, оба управл ющих блока 1-3 и 1-6 линии задержки 1 и анализатор 7 наличи  выравнивани  устанавливаютс  в исходное состо ние сигналом О. С момента начала выравнивани  сигнал О с этих устройств снимаетс ,

В начале работы выравниватель дает задержку дискретной последовательности пер- с

85 вого канала. С выхода первого переключател  5 дискретна  последовательность первого канала подаетс  на га-разр дный регистр -1-1 и коммутатор 1-2, а последовательность второго канала - на первые входы второго

40 переключател  8 и анализатора 2i

Исходное состо ние управл ющих блоков 1-3 и 1-6 определ ет прохождение дискретной последовательности первого через коммутаторы 1-2 и 1-5 на вторые

45 входы переключател  8 и анализатора 2 без задержки, поэтому в начале выравнивани  производитс  сравнение исходных последовательностей , поданных на первый и второй входы выравнивател .

60 В случае по влени  временного сдвига между дискретными последовательност ми, определ емого анализатором 2, на его выходе формируетс  1юс едо;вательность, котора  проходит через запрещающий блок 6 и пере-

водит управл ющий блок 1-6 в одно ис (п + j возможных состо ний.

По сигалу с управл ющего блока 1-6 коммутатор 1-5 коммутирует соответст вующие отводы с гг-разр дного регистра 1«-4,

Claims (2)

1. т.е. вносит в дискретную последовательность первого канала последовательно сдвиг от н л  до и, тактов частоты передачи информац В спучае, еспи временной сдвиг между дисвуетиыми поспедоватепьност гми первого и второго каналов находитс  в пределах а тактов, то управл ющий блок останов витс  в одном из состо ний. При этом с ре гистра 1-4 через комк утатор 1-5 на вторые входы переключател  8 и анализатора 2 подаетс  дискретна  последовательность первого канала, совпадающа  с дискретной последовательностью второго канала, на вы ходе анализатора 2 отсутствуют импульсы подстройки, а анализатор определ ет наличие выравнивани  в течение определенного интервала времениj отключает через бло 6 цепь подстройки управл ющего бпока 1-6 и выдает сигнал на индикатор 4. При временном сдвиге между дискретными последовательност ми более п тактов анализатор 2 вырабатывает импульс дл  подстройки, который возвращает блок 1-6 в исходное состо ние. При этом блок 1-6 вырабатывает импульс, управл ющий блоком 1-3, который переводитс  из исходного сос то ни  в первое состо ние, то позвол ет подать с выхода коммутатора 1-2 задержанную на (п + 1) тактов последовательность первого канала с первого отвода поразр дного регистра 1-1. С выхода коммутатора 1-2 задержанна  на (н + 1) тактов дискретна  последовательность первого канала проходит через коммутатор 1-5. на вторые входы переключател  8 и анализатора 2. .При временном сдвиге более и + 1 тактов анализатор 2 продолжает подавать подстраивающие импульсы на вход блока 1-6, поспедовательро перевод  его в одно из П + 1 возможных состо ний. При этом дискретна  последовательность первого кана .ла получает задержку до 2П + 1 тактов. Затем, если выравнивание отсутствует, блок 1-6 возвращаетс  висходное состо ние, а блок 1-3 переводитс  во второе состо ние . В случае, если временной сдвиг между дискретными последовательност ми первого и второго каналов находитс  в пределах m + п тактов, то анализатор 2 при отсутствии сдвига прекращает вырабатывать импульсы подстройки, а управл ющие блоки 1-3 и 1-6 зафиксируют соответствующее состо ние, при этом анализатор 7 определит наличие выравнивани  и отключит цепь подстройки с входа -бпока 1-6 Дискретные последовательности соответствующих каналов отключаютс  с выходов шереключател  8. 46 6 Формула изобретений 1. Временной выравниватель конпповдп  передачи дискретных сигналов, содержаишй |управл емую линию задержки, информацион- ный выход Ко горой подключен к анализатору joTcyTCTBHi. выравнивани , фазирую1иий уаеп ;И индикатор, отличающийс  тем, ;что, с целью упрощени  сопр жени  выравнн вател  с аппаратурой дл  передачи дискретных сигналов, в него введены дополнчтешгный анализатор и два переключател , выходы узла дл  фазировани  каналов, напримсч .Швух, подключены к входам первого введон|ного переключател  каналов, первый вмхоп JKOTOporo подключен к входу анализатора отюутстви  выравнивани , а второй выход - к информадионному входу управл емой ли йи задержки, к управл ющему входу которой подключен элемент запрета, входы KOTopoio соединены с выходами анализатора отсутстви  выравнивани  и дополнительного Ш1алнзатора наличи  выравнивани , соединопно1о с индикатором, причем один из входов анализатора наличи  выравнивани  подключол к управл ющему выходу управл емой линии задержки, а другой - к выходу анапизаторп ; отсутстви  выравнивани , при этом nepiibift выход первого переключател  каналов допол- нительно подключен к первому входу второ|го введенного переключател  каналов, к второму входу которого поключен информационный выход управл емой линии задержки, управл ющий выход которой подключен к третьим входам обоих переключателей каналов,
2. 2. Устройство по П.1, о т л и ч а ющ е е с   тем, что управл ема  пини  задержки содержит управл ющие блоки, коммутаторы , т-фаар дный регистр сдвига, с отводами от каждого (п + 1)-го разр да, подключенными к первому коммутатору, соединенному с первым управл ющим блоком,и Пгрвзр акыК регистр сдви1-а с отводами от каждого разр да, подключенными к второму коммута/ору, соединенному с вторым управ- |л ющим блоком, при этом информационные входы гп-разр дного регистра сдвига и первого коммутатора подключены к информационному входу управл емой линии задержки, выход первого коммутатора подключен к информационным входам п-разр дного регистра сдвига и второго коммутатора, выход KOTOporo подключен к информационному выводу управл емой линии задержки, причем (Управл ющий вход управл емой линии задержки подключен к входу второго управл юще|го блока, выход которого соединен с входом первого управл ющего блока, выход ко торого подключен к управл ющему выходу правтшемой пинии задержки, .)н , к - целое число.