SU470927A1 - Устройство мажоритарного декотировани при трехкратном повторении дискретной информации - Google Patents

Description

ни задержки, обеспечиваемой линией задержки 3.

Во втором такте ириема в выходной регистр сдвига I записываетс  «единица только в те разр ды, дл  которых открыты схемы «И 4 первой группы, т. е. ранее записанные в контрольный регистр сдвига 2 «единицы совпадают с «единицами второго слова информации , поступившего на вход устройства. По окончании записи в выходной регистр 1 входна  информаци  через схемы «И 5 поступает в контрольный регистр сдвига 2, при этом в контрольном регистре образуетс  сумма по модулю 2, так как выходы схем «И 5 соединены со счетными входами триггеров этого регистра.

В третьем такте приема в выходной регистр 1 через схемы «И записываютс  «единицы только в те разр ды, дл  которых информаци , ранее записанна  в контрольный регистр 2, противоречива (поразр дные суммы по модулю 2 равны «единице), но в третьем слове информаци  в этих разр дах «единицы. Остальные разр ды выходного регистра 1 остаетс  без изменени . В результате третьего приема на выходном регистре 1 образуетс  результат декодировани . Состо ние контрольного регистра сдвига 2 после третьего такта не используетс . По окончании фиксации результата декодировани  производитс  обнуление обоих регистров, и цикл приема информации повтор етс . Если информаци  совпадает после первых двух тактов приема, то она считаетс  достоверной, и третий прием  вл етс  избыточным. Этот момент характеризуетс  нулевым состо нием контрольного регистра 2 и на выходе схемы «И 6 по вл етс  сигнал, который используетс  дл  «запроса новой информации в системах передачи с обратными св з ми. При этом уменьшаетс  среднее врем  декодировани  и, следовательно , увеличиваетс  быстродействие устройства в целом.

Предмет изобретени 

Устройство мажоритарного декодировани  при трехкратном повторении дискретной информации , содержащее контрольный и выходной регистры сдвига и две группы схем «И по числу разр дов в каждом регистре сдвига, причем информационные входы каждой пары схем «И соответствующих разр дов контрольного и выходного регистров сдвига объединены между собой, а входные тактовые импульсы поданы на управл ющие входы схем «И первой группы непосредственно и на управл ющие входы схем «И второй группы - через линию задержки, отличающеес  тем, что, с целью упрощени  устройства и повышени  быстродействи , контрольный регистр выполнен суммирующим по модулю 2 и к его счетным входам подключены

непосредственно выходы схем «И второй группы, при этом единичные выходы этого регистра сдвига подключены через схемы «И первой группы ко входам выходного регистра сдвига, а нулевые выходы - ко входам дополнительной схемы «И.

Вьиод npazp doS I