SU436433A1 - Генератор прямоугольных импульсов - Google Patents
Генератор прямоугольных импульсовInfo
- Publication number
- SU436433A1 SU436433A1 SU1674459A SU1674459A SU436433A1 SU 436433 A1 SU436433 A1 SU 436433A1 SU 1674459 A SU1674459 A SU 1674459A SU 1674459 A SU1674459 A SU 1674459A SU 436433 A1 SU436433 A1 SU 436433A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- circuit
- output
- logic
- logic circuit
- pulse
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
1
Изобретение относитс к импульсным генераторам и может быть использовано в качестве задающего генератора в широком диапазоне частот повторени и длительностей сигнала .
Известен генератор пр моугольных импульсов , содержащий триггер и цепь рециркул тора , в которой выход первой логической схемы «ИЛИ-НЕ соединен со входом линии задержки , выход которой подключен к одному из входов второй логической схемы «ИЛИ- НЕ.
С целью расширени диапазона частоты повторени импульсов в предлагаемом генераторе в цепь рециркул тора дополнительно введены схема сложени -вычитани и схема сравнени , причем выход второй логической схемы «ИЛИ-НЕ соединен с одним из входов схемы сложени -вычитани , выходы которой подключены к первому и второму входам первой логической схемы «ИЛИ-НЕ, третий вход которой соединен с одним из входов триггера и с одним из выходов схемы сравнени , второй выход которой подключен ко второму входу второй логической схемы «ИЛИ-НЕ и ко второму входу триггера, выходы которого соответственно соединены со вторым и третьим входами схемы сложени -вычитани , а входы схемы сравнени соединены с отводами линии задержки.
На фиг. 1 показана блок-схема предлагаемого генератора; на фиг. 2 и 3 - временные диаграммы. Генератор пр моугольных импульсов содержит триггер 1 и цепь рециркул тора 2, состо п|;ую из первой логической схемы «ИЛИ-HF-3 , линии задержки 4 и второй логической схемы «ИЛИ-НЕ 5, в которую дополнительно введены схема сложени -вычитани 6, состо ща из линии задержки 7, логической схемы «ИЛИ 8 и логических схем «И 9 и 10, и схема -сравнени 11, состо ща из логических схем «И 12 и 13 и логических схем «НЕ 14-17.
Выход первой логической схемы «ИЛИ- НЕ 3 соединен со входом линии задержки 4, выход которой подключен к одному из входов второй логической схемы «ИЛИ-НЕ 5. Выход второй логической схемы «ИЛИ-НЕ 5
соединен с первым входом схемы сложени вычитани 6, выходы которой подключены к первому и второму входам первой логической схемы «ИЛИ-НЕ 3, третий вход которой соединен с одним из входов триггера 1 и с одним из выходов схемы сравнени 11, а ее другой выход подключен ко второму входу второй логической схемы «ИЛИ-НЕ 5 и ко второму входу триггера 1, выходы которого соответственно соединены со вторым и третьим
входами схемы сложени -вычитани 6. Входы
схемы сравнени И соединены с отводами линии задержки 4.
Генератор пр моугольных импульсов работает следующим образом.
При подаче питающего напр жени в устройстве происход т переходные процессы, заканчивающиес установкой устройства в начальное положение: перва логическа схема «ИЛИ-НЕ 3 открыта, втора логическа схема «ИЛИ-НЕ 5 закрыта, так как отпирающий потенциал высокого уровн со второй логической схемы «ИЛИ-НЕ 5, пройд через схему сложени -вычитани 6, поступает на первый или второй вход первой логической схемы «ИЛР1-НЕ 3 быстрее, чем отпирающий потенциал высокого уровн с выхода первой логической схемы .«ИЛИ-НЕ 3, идущий через линию задержки 4 цепи рециркул тора.
Рассматрива случай максимального диапазона генерации, .необходимо выполнить следующие соотнощени
- . л. 3 4 . 37 . л. 3 4
где Тзв.л.34 - задержка звена линии задержки 4, Атл.з - величина задержки линии задержки 7.
Начальное положение не вл етс устойчивым: одновременное наличие потенциалов .низкого уровн на отводах линии задержки 4, проинвертированных логическими схемами «НЕ 14-17 .на выходе схемы «И 13 образует импульс высокого уровн .л.з4, устанавливающий триггер 1 в нулевое положение, при котором разрещаетс работа логической схемы «И 10 и запрещаетс работа логической схемы «И 9.
Втора логическа схема «ИЛИ-НЕ 5 открывает .на врем вторую логическую схему «ИЛИ-НЕ 5, с выхода которой импульс низкого уровн поступает через логическую схему «И 10 на запирание логической схемы «ИЛИ-НЕ 3. С выхода последней проинвертированный импульс высокого уровн через лииию задержки 4 поступает на вход второй логической схемы «ИЛИ-НЕ 5 - положено начало рециркул ции импульса высокого уровн . Минимальна длительность импульса высокого уровн Тмин (фиг. 3,а) на входе второй логической схемы «ИЛИ-НЕ 5 св зана с максимальной длительностью временного дополнени Дмакс к периоду повторени импульсов Гв на выходе второй логической схемы «ИЛИ-НЕ (фиг. 3,6) в виде
импульса высокого уровн Дмакс в - МИНПериод повторени Тв при вычитании равен 8 .34 + 37 (фиг. 3,а).
Импульс временного дополнени Дмакс (фиг. 3,6), проход через линию задержки 7 (фиг. 3,в) с временем задержки Атл.з7 и умножа сь со своей незадержанной частью в схеме сложени -вычитани 6, приводит к укорачиванию на выходе логической схемы «И 10 (фиг. 3,ж) импульса временного дополнени на величину .Атл.з7 на каждом цикле рециркул ции , что с учетом инверсии в первой логической схеме «ИЛИ-НЕ 3 и посто нства периода рециркул ции эквивалентно расширению импульса ВЫСОКОГО уровн Тмпп на выходе линии задержки 4 (фиг. 3,а).
Расщирение импульса высокого уровн на линии задержки 4 продолжаетс до тех пор, пока циркулирующий импульс с начальной длительностью Гмин не достигнет величины максимальной длительности rz: т -
л. 34- (фиг. 2,а).
Нри достижении на входе второй логической схемы «ИЛИ-НЕ импульса высокого уровн длительностью т Тмакс (фиг. 2,а), т. е. при одновременном наличии потенциалов высокого уровн на отводах линии задержки 4, на выходе логической схемы «И 12 образуетс импульс высокого уровн длительностью
-(-л
)
Зв. л. з4 VV 3 7
(фиг. 3,е), устанавливающий триггер 1 в единичное состо ние (фиг. 3,д), разрешающее работу логической схемы «И 9 и запрещающее работу логической схемы «И 10 (фиг. 3,г). Максимальна длительность импульса высокого уровн Тмакс на входе второй логической схемы «ИЛИ-НЕ 5 св зана с минимальной длительностью временного дополнени Дмин к периоду повторени Тс (фиг. 2,а) импульса высокого уровн на выходе этой схемы соотнощением
/4мин -- с макс
Период повторени Тс нри сложении равен .з4 (фиг. 2,а).
Импульс временного дополнени Дмип (фиг. 2,6), .проход через линию задержки 7 с временем задержки Атл.зт (фиг. 2,в) и суммиру сь со своей .незадержанной частью в логической схеме «ИЛИ 8, приводит к удлинению на ее выходе (фиг. 2,ж) импульса высокого уровн Дмин на величину Атл.з7 (фиг. 2,ж) на каждом цикле рециркул ции, что с учетом инверсии в логической схеме «ИЛИ-НЕ 3 и посто нства периода рециркул ции эквивалентно сужению импульса высокого уровн Тмакс На ЛИНИИ задержки 4 цепи рециркул тора.
Сужение импульса высокого уровн Тмакс на линии задержки 4 продолжаетс до момента достижени циркулирующим импульсом минимальной длительности Тмин; по достижении минимальной длительности «а выходе логической схемы «И 13 образуетс импульс высокого уровн длительностью Тзв.лз4-т, который устанавливает триггер 1 в нулевое положение. Снова начинаетс процесс прибавлени и т. д.
Если в результате воздействи на генератор случайного сбо рециркул ци сигнала прекратитс , при этом перва логическа схема «ИЛИ-НЕ открыта, а втора логическа схема «ИЛИ-НЕ закрыта, то самовозбуждение генератора происходит аналогично аписанному при подаче питающего напр жени ; если же состо ние логических схем «ИЛИ-НЕ
противоположно вышеуказанному, то самовозбуждение генератора происходит от логической Схемы «И 12, котора при одновременном наличии на отводах линии задержки 4 поте«циала высокого уровн выдает на третий вход первой логической схемы «ИЛИ- НЕ отпирающий импульс высокого уровн длительностью Т;1в.лз4, но в этом случае работа устройства начинаетс не с вычитани , а со сложени . В св зи с этим период следовани сигналов Т с выхода триггера 1 определ етс как
-г
+ «
.34л . 3 7
а длительность импульсов Тщмп и Т2 мп в сумме составл ющих
-L - - Т | г иип -
1 имп 1 г иип
где
мaкc- мин .
1инп - V 34 ДТд 37
- I
2 ИМП - . 3 4 Дтд g уГ 1
макс минПредмет изобретени
Генератор пр моугольных импульсов, содержащий триггер и цепь рециркул тора, в которой выход первой логической схемы «ИЛИ- НЕ соединен со входом линии задержки, выход которой подключен к одному из входов логической схемы «ИЛИ-НЕ, отличающийс тем, что, с целью расщирени диапазона частоты повторени им пульсов, в цепь
рециркул тора дополнительно введены схема сложени -вычитани и схема сравнени , причем выход второй логической схемы «ИЛИ- НЕ соединен с одним из входов схемы сложени -вычитани , выходы которой подключены к первому и второму входам первой логической схемы «ИЛИ-НЕ, третий вход которой соединен с одним из входов триггера и с одним из выходов схемы сравнени , второй выход которой подключен ко второму входу
второй логической схемы «ИЛИ-НЕ и ко второму входу триггера, выходы которого соответственно соединены со вторым и третьим входами схемы сложени -вычитани , а входы схемы сравнени соединены с отводами линии
задержки.
J Lf 2 Фиг. 1 J
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1674459A SU436433A1 (ru) | 1971-07-05 | 1971-07-05 | Генератор прямоугольных импульсов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1674459A SU436433A1 (ru) | 1971-07-05 | 1971-07-05 | Генератор прямоугольных импульсов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU436433A1 true SU436433A1 (ru) | 1974-07-15 |
Family
ID=20480653
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1674459A SU436433A1 (ru) | 1971-07-05 | 1971-07-05 | Генератор прямоугольных импульсов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU436433A1 (ru) |
-
1971
- 1971-07-05 SU SU1674459A patent/SU436433A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4816700A (en) | Two-phase non-overlapping clock generator | |
KR870008312A (ko) | 반도체기억장치의 리프레쉬동작 제어회로 | |
US3504288A (en) | Adjustable pulse delay circuitry | |
KR19980078161A (ko) | 반도체 메모리 소자의 딜레이 루프 럭크 회로 | |
SU436433A1 (ru) | Генератор прямоугольных импульсов | |
US5566130A (en) | Address transition detection (ATD) circuit for asynchronous VLSI chips | |
JPS5842656B2 (ja) | 「ろ」波回路 | |
TW362173B (en) | Meta-hardened flip-flop | |
US3543184A (en) | Controllable logic gate oscillator | |
GB1010609A (en) | Pulse generators | |
KR0175026B1 (ko) | 클럭 스큐 제거 장치 | |
US3388264A (en) | Nanosecond circuit for eliminating cam bounce | |
SU391729A1 (ru) | УСТРОЙСТВО дл ФОРМИРОВАНИЯ ИМПУЛЬСОВ РАЗНОСТНОЙ ЧАСТОТЫ | |
FR2264427B1 (ru) | ||
JP2545010B2 (ja) | ゲ―ト装置 | |
SU372675A1 (ru) | Генератор импульсов | |
SU817992A1 (ru) | Устройство дл задержки импульсов | |
KR0165249B1 (ko) | 버스트 게이트 펄스 발생회로 | |
SU389622A1 (ru) | Импульсный фазовый дискриминатор | |
SU497718A1 (ru) | Устройство формировани псевдослучайных сигналов сложной структуры | |
KR100206901B1 (ko) | 펄스의 네가티브 지연장치 | |
KR940003771Y1 (ko) | 글리치 방지용 동기회로 | |
SU738131A1 (ru) | Устройство дл формировани одиночного импульса | |
SU1116524A1 (ru) | Генератор случайных сигналов | |
SU1274127A1 (ru) | Генератор импульсов |