KR870008312A - 반도체기억장치의 리프레쉬동작 제어회로 - Google Patents
반도체기억장치의 리프레쉬동작 제어회로 Download PDFInfo
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명에 관한 반도체기억장치의 리프레쉬동작 제어회로의 제 1 실시예를 나타내는 논리회로도
제 2 도는 제 1 도에 도시한 회로의 동작예를 나타내는 타이밍차트.
제 3 도는 제 1 도에 도시한 회로의 다른 동작예를 나타내는 타이밍차트.
Claims (9)
- 통상독출동작개시를 위한 통상독출동작개시 명령신호(NSET) 및 리프레쉬동작개시를 위한 리프레쉬개시 명령신호(RSET)를 발생시켜 주는 소자를 구비하여 반도체장치의 통상독출동작 및 리프레쉬동작을 제어하도록 된 리프레쉬동작제어 회로에 있어서, 통상족출동작개시 명령신호(NSET)를 래치하는 제 1 회로 수단(1)과, 리프레쉬개시 명령신호(RSET)를 래치하는 제 2 회로수단(2) 및, 상기 반도체장치의 통상독출동작을 제어하는 제 1 출력신호(NGO)와 리프레쉬동작을 제어하는 제 2 출력신호(RGO) 사이의 우선순위를 결정해 주기 위해 상기 제 1, 제 2 회로수단(1,2)에 응답하면서 제 1 및 제 2 출력신호(NGO, RGO)를 발생시켜 주게 되는 우선순위 결정회로수단(3)으로 구성된 것을 특징으로 하는 반도체기억장치의 리프레쉬동작 제어회로.
- 제 1 항에 있어서, 상기 반도체장치는 통상독출동작을 정지시켜 주기 위한 통상독출동작정지 명령신호(NRST) 및 리프레쉬동작을 정지시켜 주기 위한 리프레쉬정지 명령신호(RRST)를 발생시키고, 제 1 회로수단(1)은 상기 통상독출동작개시 명령신호(NSET)가 인가되는 제 1 입력터미날(S)과 통상독출동작정지 명령신호(NRST)가 인가되는 제 2 입력터미날(R)을 갖추고 있고, 제 2 회로수단(2)은 리프레쉬개시 명령신호(NRST)가 인가되는 제 3 입력터미날(S)과 리프레쉬정지 명령신호(RRST)가 인가되는 제 4 입력터미날(R)을 갖추고 있는 것을 특징으로 하는 반도체기억장치의 리프레쉬동작 제어회로.
- 제 2 항에 있어서, 제 1 및 제 2 회로수단(1,2)은 각각 하나의 플립플롭(FF)으로 이루어진 것을 특징으로 하는 반도체기억장치의 리프레쉬동작 제어회로.
- 제 1 항에 있어서, 우선순위 결정수단(3)은 교차결선된 한쌍의 2입력 논리회로(4,5)로 구성된 것을 특징으로 하는 반도체기억장치의 리프레쉬동작 제어회로.
- 제 1 항에 있어서, 제 1 및 제 2 출력신호(NGO,RGO)를 받아 정형하는 파형정형수단이 추가된 것을 특징으로 하는 반도체기억장치의 리프레쉬동작 제어회로.
- 제 5 항에 있어서, 파형정형수단은 인버터(6,8)를 포함하는 것을 특징으로 하는 반도체기억장치의 리프레쉬동작 제어회로.
- 제 6 항에 있어서, 우선순위 결정수단(3)은 2개의 2입력 낸드게이트(4,5)로 구성되고, 인버터(6,8)의 임계치는 인버터(6,8)의 하이레벨입력과 로우레벨입력 사이의 중간 전위보다 더 낮은 전위로 설정되는 것을 특징으로 하는 반도체 기억장치의 리프레쉬동작 제어회로.
- 제 6 항에 있어서, 우선순위 결정수단(3′)은 2개의 2입력 노아게이트(41,42)로 구성되고, 인버터(6′,8′)의 임계치는 인버터(6′,8′)의 하이레벨입력과 로우레벨입력 사이의 중간전위보다 더 높은 전위로 설정되는 것을 특징으로 하는 반도체기억장치의 리프레쉬동작 제어회로.
- 제 5 항에 있어서, 파형정형수단은 CMOS인버터(TN1,TP1,TN2,TP2)와 상기 CMOS인버터(TN1,TP1,TN2,TP2)에 연결된 제 1 및 제 2 래치회로(TP3,INV1,TP4,INV2)로 구성되고, 제 1 및 제 2 출력신호(NGO, RGO)가 상기 제 1 및 제 2 래치회로(TP3,INV1,TP4,INV2)의 출력터미날로부터 출력됨을 특징으로 하는 반도체기억장치의 리프레쉬동작 제어회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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