SU397906A1 - DIGITAL POINT QUASI-TURN / IEE INTEGRATING DEVICE - Google Patents
DIGITAL POINT QUASI-TURN / IEE INTEGRATING DEVICEInfo
- Publication number
- SU397906A1 SU397906A1 SU1686481A SU1686481A SU397906A1 SU 397906 A1 SU397906 A1 SU 397906A1 SU 1686481 A SU1686481 A SU 1686481A SU 1686481 A SU1686481 A SU 1686481A SU 397906 A1 SU397906 A1 SU 397906A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- quasi
- iee
- turn
- integrators
- integrating device
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
1one
Изобретение относитс к вычислительной технике.The invention relates to computing.
Уже известны цифровые точечные квазиобратимые интегрирующие устройства, содержащие п квазиобратимых сумматоров, ин|формационные входы ко торых соединены со входными .клеммами, п-1 комбинационных сумматоров и вентили.Digital point-like quasi-reversible integrating devices are already known, containing n quasi-reversible adders, whose informational inputs are connected to the input terminals, n-1 combinational adders and gates.
Предлагаемое устройство отличаетс тем, что оно содержит два интегратора с одним выходо.м, входы которых подключены через вентили соответственно к первому выходу первого .и второму выходу л-ного квазиоб.ратимых сумматоров, и п-1 интеграторов с двум выходами, входы которых Подключены через вентиЛИ к выходам соответствующих комбинационных слмматоров, присоединенных входами к первым выходам последующих и вторым выходам предыдущих по номеру квазиобрати.мых сумматоров, выходы двух интеграторов соединены соответственно с первым и вторым вспомогательным входами первого и -ного квазиобратимых сумматоров, а выходы п-1-го интегратора подключены соответственно к первым и вторым вспомогательным входам каждого последующего и предыдущего по номеру квазиобратимого сумматора .The proposed device is characterized in that it contains two integrators with one output meter, whose inputs are connected via gates, respectively, to the first output of the first and second output of the quasiobacitive totalizers, and n-1 integrators with two outputs, the inputs of which are Connected through gates to the outputs of the corresponding combinational slmmators connected by inputs to the first outputs of the subsequent and second outputs of the previous ones according to the number of quasi-invertible adders, the outputs of two integrators are connected respectively to the first and second Auxiliary inputs of the first and -th quasi-reversible adders, and the outputs of the n-1st integrator are connected respectively to the first and second auxiliary inputs of each subsequent and previous by the number of the quasi-reversible adder.
Это позвол ет повысить точность и устойчивость работы устройства.This improves the accuracy and stability of the device.
Цифровое точечное квазиобратпмое интегрирующее устройство состоит из квазиобратимых сумматоров / с вынесенными входными интеграторами 2 и выходными интеграторами 5. Интеграторы 4 вл ютс общими дл следующих друг за друго.м сумматоров /, т. е. они одновременно вл ютс выходны.1 дл предыдущих сумматоров и входными дл последующих . Выходы всех интеграторов, св занные : предыдущими сумматорами, имеют знак, противоположный знаку выходов, св занных с последующими су.мматорами. Выходы сумматоров св заны с интеграторами 2 и 3 через вентили 5, а с интеграторами 4 - через комбинационный сумматор 6 и вентили 5. Иа входы 7 вентилей и интеграторов 2, 4, 3 поступают управл ющие сигналы, а на выходы S сумматоров - приращени независимой мащинной переменной х. Значени производных (первого, второго и более высокого пор дка ) поступают на входы 9 сзмматоров, а результаты интегрировани формируютс и хран тс в регистрах подинтегральных функций (на чертеже не показаны) интеграторов 2, 4, 3.The digital point quasi-reversible integrating device consists of quasi-reversible adders / with external input integrators 2 and output integrators 5. Integrators 4 are common for successive adders /, i.e. they are simultaneously output 1 for previous adders and input for subsequent. Outputs of all integrators associated with: previous adders, have a sign opposite to the sign of the outputs associated with the subsequent dry.mmators. The outputs of the adders are connected to the integrators 2 and 3 via the valves 5, and to the integrators 4 through the combination adder 6 and the valves 5. And the inputs 7 of the valves and the integrators 2, 4, 3 receive control signals, and the outputs S of the adders - increments independent scaling variable x. The values of the derivatives (first, second, and higher order) are fed to the inputs 9 of the senders, and the integration results are generated and stored in registers of integrand functions (not shown in the drawing) of integrators 2, 4, 3.
Алгоритм работы к-го сумматора дл точечного интегратора в общем случае записываетс следующим образом:The operation algorithm of the k-th adder for a point integrator is generally written as follows:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1686481A SU397906A1 (en) | 1971-08-02 | 1971-08-02 | DIGITAL POINT QUASI-TURN / IEE INTEGRATING DEVICE |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1686481A SU397906A1 (en) | 1971-08-02 | 1971-08-02 | DIGITAL POINT QUASI-TURN / IEE INTEGRATING DEVICE |
Publications (1)
Publication Number | Publication Date |
---|---|
SU397906A1 true SU397906A1 (en) | 1973-09-17 |
Family
ID=20484577
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1686481A SU397906A1 (en) | 1971-08-02 | 1971-08-02 | DIGITAL POINT QUASI-TURN / IEE INTEGRATING DEVICE |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU397906A1 (en) |
-
1971
- 1971-08-02 SU SU1686481A patent/SU397906A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1433834A (en) | Binary divider | |
SU397906A1 (en) | DIGITAL POINT QUASI-TURN / IEE INTEGRATING DEVICE | |
GB845466A (en) | Electrical coded decimal arithmetic unit | |
GB1272860A (en) | Improvements relating to pulse counters | |
GB981922A (en) | Data processing apparatus | |
US3557348A (en) | Digital arithmetic system for computation of square roots and squares employing a rate multiplier | |
US3590231A (en) | Digital signal generator using digital differential analyzer techniques | |
SU611208A1 (en) | Square root computing device | |
SU435523A1 (en) | DEVICE DEVELOPMENT | |
SU434406A1 (en) | COMPUTER DEVICE | |
SU543958A1 (en) | Simulator for digital differential analyzer | |
SU548870A1 (en) | Multi-input ternary incrementing adder | |
SU568051A1 (en) | Device for raising to the second power | |
SU416692A1 (en) | ||
SU392496A1 (en) | QUASI-REVERSIBLE SUMMATING DEVICE | |
SU362298A1 (en) | SIPPG ^ M '^ I | |
SU547766A1 (en) | Dividing device | |
SU545994A1 (en) | Integrator | |
SU409386A1 (en) | DECIMAL COUNTER | |
SU1129610A1 (en) | Device for extracting square root from sum of two squared numbers | |
SU620978A1 (en) | Arrangement for raising number-pulse code to the second power | |
SU744590A1 (en) | Digital function generator | |
SU450368A1 (en) | - trigger | |
SU418857A1 (en) | ||
SU479258A1 (en) | Binary-decimal counter |